请教高手，时钟信号做数据

cnzhang · 发表于 2010-8-20 16:20:47

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我现做module，其中有一个clk，既做数据有做时钟，下降沿有效，我怎么在sdc或者其他设置中，让我clk的下降沿能够采样到自己的高电平？

我将真事隐去 · 发表于 2010-8-20 17:00:14

你疯啦吧楼主，时钟下降沿采到高电平，除非时钟到达D端比到达CLK端慢。要不在时钟上插入两个非门，keep住，试试看行不行？

falloutmx · 发表于 2010-8-21 08:58:32

弄出一个相位差180°的同频时钟即可

PYGH · 发表于 2010-9-2 14:17:39

不建议这么设计，

supergzy007 · 发表于 2010-9-3 22:53:29

一看楼主就是新手

xc5552003 · 发表于 2010-9-10 15:16:21

表示不理解为什么这么做!

mosou · 发表于 2010-9-10 15:28:29

你直接就用SERDES就可以了。这是高速业务信号中用的

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