关于后仿真问题？

X6J6P6

大家好，我用DC逻辑综合完成后，没有时序违例，但是，当我用modelsim对综合后的.v网表进行后仿真时，有很多保持时间违例，都是500ps,这是怎么回事啊，应该怎样修改呢？谢谢

yohuang

1，你有没有用sdf反标？
2，你检查一下standard cell的.v文件，看看里面的timing check语句里面有没有默认的hold time值？
3，找一下500ps这个数字可能从哪里来，然后根据这个debug一下。是不是你的clock cycle?

X6J6P6

yohuang兄，你好，
1、我用过sdf反标了。
2、你说的stand_cell的.v文件，我找到了，并且找到了违例的地方，就是下面这些：
// timing checks
    $setuphold(posedge CK, posedge RN, tsetup$RN$CK ,thold$RN$CK , NOTIFIER);
    $width(negedge RN, tminpwl$RN, 0, NOTIFIER);
    $setuphold(posedge CK &&& (SandRandSEb == 1), posedge D, tsetup$D$CK  ,thold$D$CK  , NOTIFIER);
    $setuphold(posedge CK &&& (SandRandSEb == 1), negedge D, tsetup$D$CK  ,thold$D$CK  , NOTIFIER);
    $setuphold(posedge CK &&& (SandRandSE == 1), posedge SI, tsetup$SI$CK, thold$SI$CK , NOTIFIER);
    $setuphold(posedge CK &&& (SandRandSE == 1), negedge SI, tsetup$SI$CK, thold$SI$CK , NOTIFIER);
    $setuphold(posedge CK &&& (SandR == 1), posedge SE, tsetup$SE$CK, thold$SE$CK , NOTIFIER);
    $setuphold(posedge CK &&& (SandR == 1), negedge SE, tsetup$SE$CK, thold$SE$CK , NOTIFIER);
    $width(negedge CK &&& (SandR == 1), tminpwl$CK, 0, NOTIFIER);
    $width(posedge CK &&& (SandR == 1), tminpwh$CK, 0, NOTIFIER);
endspecify
endmodule // SDFFRX1
`endcelldefine
    但是，我看不懂这些，他们都是什么意思啊？
3、时序仿真报告的部分内容如下：
# ** Error: /export/home/st5/h.264/sim/tsmc18.v(19720): $hold( posedge CK &&& (SandRandSEb == 1):64245 ns, posedge D:64245 ns, 500 ps );
#    Time: 64245 ns  Iteration: 2  Instance: :me_tb:ME_and_MC_u:sad_4x4_gen:h_1x4_sad_u5:sum9_reg_reg_2_
# ** Error: /export/home/st5/h.264/sim/tsmc18.v(19720): $hold( posedge CK &&& (SandRandSEb == 1):64245 ns, posedge D:64245 ns, 500 ps );
#    Time: 64245 ns  Iteration: 2  Instance: :me_tb:ME_and_MC_u:sad_4x4_gen:h_1x4_sad_u5:sum6_reg_reg_3_
# ** Error: /export/home/st5/h.264/sim/tsmc18.v(19720): $hold( posedge CK &&& (SandRandSEb == 1):64245 ns, posedge D:64245 ns, 500 ps );
#    Time: 64245 ns  Iteration: 2  Instance: :me_tb:ME_and_MC_u:sad_4x4_gen:h_1x4_sad_u5:sum3_reg_reg_0_
# ** Error: /export/home/st5/h.264/sim/tsmc18.v(19720): $hold( posedge CK &&& (SandRandSEb == 1):64245 ns, posedge D:64245 ns, 500 ps );
#    Time: 64245 ns  Iteration: 2  Instance: :me_tb:ME_and_MC_u:sad_4x4_gen:h_1x4_sad_u5:sum1_reg_reg_1_
上面这些内容中，“19720”表示的是stand_cell的.v文件的第19720行，可以看出，都是同一stand_cell的违例，我看过了，这个stand_cell是SDFFRX1。
但是，该如何解决这些违例呢？
谢谢！ 2# yohuang

yohuang

很明显我们可以看到ck rising edge (当SandRandSEb == 1时)是在64245ns发生的，而数据D的变化也是在64245ns发生的，可能违反了holdtime的要求。我怀疑你的sdf文件是不是正确，或者有没有成功反标？你在生成.sdf文件的时候.lib（.db）文件用对了没有？ 看看.sdf文件中这个违例的cell的timing check部分hold time是多少？是不是和.v里面默认的是一样的，如果是，就可能是没有反标对

gyezhz

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sjzdzzgc

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X6J6P6

yohuang兄，你好。下面是.sdf文件中对一个SDFFRX1的延迟描述，你觉得该如何分析呢？谢谢了。
(CELL
  (CELLTYPE "SDFFRX1")
  (INSTANCE sad_4x4_gen/h_1x4_sad_u0/sum9_reg_reg_2_)
  (DELAY
    (ABSOLUTE
    (IOPATH (posedge CK) Q (1.017:1.017:1.017) (0.669:0.669:0.669))
    (IOPATH (negedge RN) Q () (0.573:0.573:0.573))
    (IOPATH (posedge CK) QN (0.273:0.273:0.273) (0.353:0.353:0.353))
    (IOPATH (negedge RN) QN (0.178:0.178:0.178) ())
    )
  )
  (TIMINGCHECK
    (WIDTH (posedge CK) (0.129:0.129:0.129))
    (WIDTH (negedge CK) (0.221:0.221:0.221))
    (SETUP (posedge D) (posedge CK) (0.131:0.132:0.132))
    (SETUP (negedge D) (posedge CK) (0.393:0.394:0.394))
    (HOLD (posedge D) (posedge CK) (-0.110:-0.110:-0.110))
    (HOLD (negedge D) (posedge CK) (-0.287:-0.289:-0.289))
    (SETUP (posedge RN) (posedge CK) (0.053:0.053:0.053))
    (HOLD (posedge RN) (posedge CK) (-0.034:-0.034:-0.034))
    (WIDTH (negedge RN) (0.192:0.192:0.192))
  )
)
4# yohuang

aaronhe

综合后即使出现hold违例也没有必要看，因为是假的，在CTS之后才开始关注hold违例

yohuang

设置：
timescale 1ns/10ps
试试看。

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高手过招啊