关于后仿真问题？

xiaosha921 · 发表于 2011-5-31 21:23:14

看看你的reset 信号和clock信号之间的关系吧，我也出现了这个问题，不要让reset和CLOCK 同一个边沿，你可以试一试，估计是tesetbench有问题啊！！！！

心海的一滴泪 · 发表于 2011-6-8 20:58:57

综合后后仿,出现hold违例,关系不大,有些时候就算PR后后仿,出现这些问题也不要紧,只要功能正确且PT检查没问题就OK了

心海的一滴泪 · 发表于 2011-6-8 21:08:52

而且要注意下,报错的都是库中.v文件的错误,所以我一直觉得这是仿真的精度问题导致的

alyssa · 发表于 2011-7-7 11:19:27

很明显是复位挂了

abc2403 · 发表于 2011-7-7 11:27:14

应该是你综合时设置的HOLD UNCERTAITY太小了，所以看不到HOLD违规

bingling512 · 发表于 2011-7-12 11:52:05

DC综合后的网表仿真还不是后仿，这时的时序是假的，因为没有进行延时反标，用的是仿真库里面的延时信息，这个是不准确的。
你看下仿真波，此时数据变化和时钟沿是否在同一时刻。如果是可以把仿真库里面时序器件和其它逻辑器件的延时改一下，比如其它组合逻辑延时改为0，寄存器等时序器件延时改为0.2.

night_cool · 发表于 2011-7-12 22:39:23

我一看到500ps我就知道sdf没有反标上去。。。坑爹的.v文件里面的setup等时间检查就1ns和0.5ns2种。。你用的也是tsmc？

smartyaya · 发表于 2011-8-24 16:23:33

500ps的保持时间违例完全不需要管，在全局布线完后运行保持时间修正的脚本就好了。。

sara0830 · 发表于 2012-8-12 15:12:12

回复 4# yohuang

########很明显我们可以看到ck rising edge (当SandRandSEb == 1时)是在64245ns发生的，而数据D的变化也是在64245ns发生的，可能违反了holdtime的要求。我怀疑你的sdf文件是不是正确，或者有没有成功反标？你在生成.sdf文件的时候.lib（.db）文件用对了没有？看看.sdf文件中这个违例的cell的timing check部分hold time是多少？是不是和.v里面默认的是一样的，如果是，就可能是没有反标对#########
以上是版主关于Modelsim后仿出现的HOLDtime违背的解答之一~~~~~~~~~~~~我也出现了这个问题，.sdf文件中的那个有问题的cell的hold time 是
##（HLOD (posedge D)（posedge CK ）（-0.090：-0.114：-0.114））
（HLOD (posedge D)（posedge CK ）（0.023：-0.037：-0.037））。。。###
库文件关于这个cell的是 $hold(posedge CK, posedge RB, 7.54:10.62:18.24, flag);
根据版主说的两个不一样就是反标对了是么~~~那我该怎么办呢~~~求版主解惑啊

jackyuqian · 发表于 2012-8-30 16:57:33

回复 17# night_cool

您好，我也遇到相同的问题了，请问该如何解决啊？

[求助] 关于后仿真问题？

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