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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › IC验证 › IC验证资料 › Simulating Verilog RTL using Synopsys VCS
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[资料] Simulating Verilog RTL using Synopsys VCS

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nano_dv
发表于 2010-7-18 17:06:16 | 显示全部楼层 |阅读模式

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Simulating Verilog RTL using Synopsys VCS
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bleachbleach
发表于 2010-7-20 10:15:46 | 显示全部楼层
bucuo
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sheep07
发表于 2010-7-20 10:40:46 | 显示全部楼层
下来瞧瞧
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xuzhenli
发表于 2010-7-21 00:10:11 | 显示全部楼层
好东西，看看
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samuel_lee
发表于 2010-7-21 19:01:59 | 显示全部楼层
la ji laji
畅销就业培训课《芯片验证从入门到精通》推荐就业，赢取高薪！
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samuel_lee
发表于 2010-7-21 19:03:33 | 显示全部楼层
bu hao yisi laji
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gcxia
发表于 2010-7-21 20:08:55 | 显示全部楼层
下下来看看
畅销就业培训课《芯片验证从入门到精通》推荐就业，赢取高薪！
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samuel_lee
发表于 2010-7-23 21:41:51 | 显示全部楼层
just so so
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jojofly
发表于 2010-7-23 23:05:43 | 显示全部楼层
好东西，看看
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ad1908kl
发表于 2010-7-24 00:38:26 | 显示全部楼层
thank you very much
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