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楼主: chiu123

[求助] Verilog testbench如何寫??

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发表于 2014-4-25 22:59:07 | 显示全部楼层
不錯ㄋ

好東西
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发表于 2014-4-26 14:01:42 | 显示全部楼层
多谢,学习啦~
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发表于 2014-4-26 21:00:42 | 显示全部楼层
下載學習學習
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发表于 2014-4-26 22:24:41 | 显示全部楼层
你是不是要写TB,可以把你要测的东西介绍一下,大家一起帮你讨论下TB方案,Verilog写得TB比较简单主要就是便携BFM,然后就是写TC去调用它来完成一些复杂一些的测试。
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发表于 2014-6-27 23:12:20 | 显示全部楼层
haodongxi
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发表于 2014-6-27 23:17:15 | 显示全部楼层
henbucuo
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发表于 2014-6-27 23:22:09 | 显示全部楼层
xialaikankan
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发表于 2014-6-27 23:29:54 | 显示全部楼层
现在主流是system verilog + uvm
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发表于 2014-8-13 03:55:10 | 显示全部楼层
有些回复里头的资料很好,谢谢
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发表于 2014-8-13 10:39:53 | 显示全部楼层
根据电路描述,主要找电路的bug
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