Verilog testbench如何寫??

quincyq2003 · 发表于 2014-4-25 22:59:07

不錯ㄋ

好東西

sulilittle · 发表于 2014-4-26 14:01:42

多谢，学习啦～

michaeltest · 发表于 2014-4-26 21:00:42

下載學習學習

tangchaodefeng · 发表于 2014-4-26 22:24:41

你是不是要写TB，可以把你要测的东西介绍一下，大家一起帮你讨论下TB方案，Verilog写得TB比较简单主要就是便携BFM，然后就是写TC去调用它来完成一些复杂一些的测试。

hawei7 · 发表于 2014-6-27 23:12:20

haodongxi

hawei7 · 发表于 2014-6-27 23:17:15

henbucuo

hawei7 · 发表于 2014-6-27 23:22:09

xialaikankan

hhc789 · 发表于 2014-6-27 23:29:54

现在主流是system verilog + uvm

suntreekim · 发表于 2014-8-13 03:55:10

有些回复里头的资料很好，谢谢

ranqinghui · 发表于 2014-8-13 10:39:53

根据电路描述，主要找电路的bug

[求助] Verilog testbench如何寫??