Verilog testbench如何寫??

chiu123 · 发表于 2010-7-18 00:34:58

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最近開使學習verilog,請問有沒有人知道比較好的testbench寫法??
或有那類書籍有提到相關資料的??
我查的網上的資料都只是一些很初階的寫法,若波型較複雜就不大會寫了!!

gaurson · 发表于 2010-7-18 13:04:18

其实就是一种行为级的描述，用更高级的层次语言来写，其实实现的功能和设计差不多，只不过多了一些用于偏向于软件方面的方法罢了，你可以根据工具针对IP所提供的testbench做参考。

mosou · 发表于 2010-7-18 13:44:11

一般用SV来写，有的大公司就用spanceE来写

主要也就是用高级语言描述功能，同verilog描述的功能进行结果对比

rotings · 发表于 2010-7-19 11:35:13

verilog语法较简单，类似于C，如果需要构建很复杂的激励，实现起来会很复杂。所以之前有Specman的E语言，现在有了System Verilog TestBench，都是类似于C++的语法，在编写复杂的激励时会比较方便。
另外，目前还有很多公司用matlab产生激励文件，然后在Verilog中读入。