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楼主: chiu123

[求助] Verilog testbench如何寫??

发表于 2010-10-20 09:45:37 | 显示全部楼层

ISE会给你创建一个模板

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发表于 2010-10-20 12:30:47 | 显示全部楼层

在学校里面可能不会对这个太在意，但是在公司的话基本都用高级语言来写，比如SV

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发表于 2010-10-20 12:32:56 | 显示全部楼层

学习中~~

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发表于 2010-10-20 12:39:27 | 显示全部楼层

高手很多啊好好学习下

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发表于 2010-10-21 11:39:05 | 显示全部楼层

我也不知道来看看

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发表于 2010-10-21 15:21:38 | 显示全部楼层

正在学SV，写测试，定会有大用。。。

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发表于 2010-10-22 19:30:31 | 显示全部楼层

好东西

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发表于 2010-10-23 23:40:38 | 显示全部楼层

嗯好东西

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发表于 2010-10-24 09:45:17 | 显示全部楼层

share together,thank

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发表于 2010-10-25 15:03:00 | 显示全部楼层

谢谢，学习了

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