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[求助] FPGA中矩阵的初始化问题

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发表于 2010-7-13 09:57:58 | 显示全部楼层 |阅读模式

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我现在要做一个4*4矩阵的运算,先要把矩阵输入到寄存器中(verilog没有二维的概念),然后对这些寄存器进行运算。我的想法是输入的时候一列一列输入,矩阵输入完全再进行计算。我问的是如何对矩阵进行初始化(RTL级)。
  input clk,
    input reset,
    input [5:0] A0,
    input [5:0] A1,
    input [5:0] A2,
    input [5:0] A3,
    input [5:0] A4,
    input [5:0] A5,
    input [5:0] A6,
    input [5:0] A7,
    input [5:0] A8,
    input [5:0] A9,
    input [5:0] A10,
    input [5:0] A11,
    input [5:0] A12,
    input [5:0] A13,
    input [5:0] A14,
    input [5:0] A15,
    output [5:0] B0,
    output [5:0] B1,
    output [5:0] B2,
    output [5:0] B3,
    output [5:0] B4,
    output [5:0] B5,
    output [5:0] B6,
    output [5:0] B7,
    output [5:0] B8,
    output [5:0] B9,
    output [5:0] B10,
    output [5:0] B11,
    output [5:0] B12,
    output [5:0] B13,
    output [5:0] B14,
    output [5:0] B15
    );        
         reg[5:0] temp0[0:3];//temp0~temp3相当于矩阵的第1列到第四列,CLK来一次
                                   就输出一列
         reg[5:0] temp1[0:3];
         reg[5:0] temp2[0:3];
         reg[5:0] temp3[0:3];
         reg[5:0] temp_in[0:15];//存放矩阵的值,16个6位的寄存器               
         reg[5:0] temp_out[0:15];//存放计算后的输出逆矩阵的值
        initial
         begin                             //这样给寄存器赋值是否有问题???
                  temp0[0]<=A0;
                  temp0[1]<=A1;
                  temp0[2]<=A2;
                  temp0[3]<=A3;
                  temp1[0]<=A4;
                  temp1[1]<=A5;
                  temp1[2]<=A6;
                  temp1[3]<=A7;
                  temp2[0]<=A8;
                  temp2[1]<=A9;
                  temp2[2]<=A10;
                  temp2[3]<=A11;
                  temp3[0]<=A12;
                  temp3[1]<=A13;
                  temp3[2]<=A14;
                  temp3[3]<=A15;                                    
      end        
                always @(posedge clk )
                    begin
                         for(i=0;i<4;i=i+1)         //这样是想把矩阵放在RAM里面,方便
                                                             下面计算
                         temp_in[i]<=temp0[i];
                         temp_in[i+4]<=temp1[i];
                         temp_in[i+8]<=temp2[i];
                         temp_in[i+12]<=temp3[i];
               end
   (1)initial 好像不能综合,那么我那个赋值语句该怎么写?
  (2)我这样对输入的操作好像有问题???
发表于 2010-7-13 12:04:31 | 显示全部楼层
initial确实是不可综合的。

没明白你想要实现的功能。

下面按我自己的理解举个例子。虽然verilog没有二维的概念。但是在C语言里面,也是可以把二维数组转成一维数组来处理的。对于像FPGA这样的硬件来说,更是越简单越好。如果把矩阵用rom/ram来实现的话,完全可以用高位地址的不同来区分维数,低位地址作为索引。
如果想要初始化矩阵的数据是固定不变的,只要给rom/ram指定固定的memory initialization file就可以了。
如果初始化矩阵的数据是实时变化的,对rom/ram进行写操作也可以实现。
 楼主| 发表于 2010-7-13 18:38:52 | 显示全部楼层
本帖最后由 wang182004 于 2010-7-13 18:45 编辑


       我最终是要做一个矩阵求逆的模块,矩阵的数据时要变化的。。。发现在网上这方面的资料比较少。
       我操作的过程是这样的:
      (1)因为我我想输入数据的时候是一列一列输入的,所以我定义了四个深度为
             4,宽度为6的寄存器temp0,。。。temp3.相对于矩阵的各行
       (2)我另外定义了一个temp_in,正如你所说我想用这个深度为16,宽度为6的一位
           数据来表示矩阵这个二维数组。
      (3)always @(posedge clk )
                    begin
                         for(i=0;i<4;i=i+1)         //这样是想把矩阵放在RAM里面,方便
                                                             下面计算
                         temp_in<=temp0;
                         temp_in[i+4]<=temp1;
                         temp_in[i+8]<=temp2;
                         temp_in[i+12]<=temp3;
               end
                我这操作我是想把输入的行距完全放在temp_in里面,然后下面的求逆运算
           就用temp_in里面的元素来操作。。这个操作是否是多余的呢?可以直接用
          temp0,..temp3里面的元素来表示???
发表于 2010-7-14 12:11:03 | 显示全部楼层
2楼说的对
用RAM,
具体怎么弄可以看你需要的
如何区分行和列可以在地址如何区分上下工夫。
最后再问一下:你在做信道估计?
发表于 2010-7-14 13:03:07 | 显示全部楼层
用寄存器就行了,复位的时候赋初值,用控制信号来控制新值的输入,然后直接计算
 楼主| 发表于 2010-7-15 08:20:08 | 显示全部楼层


2楼说的对
用RAM,
具体怎么弄可以看你需要的
如何区分行和列可以在地址如何区分上下工夫。
最后再问一下:你在做信道估计?
MOSFET 发表于 2010-7-14 12:11


谢谢,我现在做的MIMO检测里面的矩阵求逆的模块,呵呵。。。要多向大家学习啊。。。
 楼主| 发表于 2010-7-15 08:23:24 | 显示全部楼层


用寄存器就行了,复位的时候赋初值,用控制信号来控制新值的输入,然后直接计算
kmac 发表于 2010-7-14 13:03


好的,我试试。。。。
发表于 2010-7-17 10:38:41 | 显示全部楼层
学习了
发表于 2010-9-20 20:12:28 | 显示全部楼层
5# kmac 试一下!Q
发表于 2014-11-16 21:06:46 | 显示全部楼层
回复 6# wang182004

请问前辈的模块最后实现了吗?小弟现在也在做这个工作,希望能跟你交流下哈~
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