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[求助] VCS disable block问题

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发表于 2010-6-29 18:14:15 | 显示全部楼层 |阅读模式

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大家好,在下最近遇到这样一个问题:在VCS下仿真时,发现用disable禁止block时没有达到预期的效果,望请各大牛帮忙解决。

例如
always @(posedge clk)
begin
  disable AA
  a = 1'b0;
  begin : AA
     a = #100 1'b1;
  end
end
发表于 2010-6-29 20:07:41 | 显示全部楼层
always @(posedge clk)
begin
  //disable AA
  a = 1'b0;
  begin : AA
     disable AA;
     a = #100 1'b1;
  end
end
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 楼主| 发表于 2010-6-29 22:21:30 | 显示全部楼层
楼上的也没有达到预期效果。

实现的功能大概是,在clk上升沿触发,变量a在时间100后置1,如果a还没有置1的时候又有clk上升沿到来,则重新计时。

在ncverilog仿真达到了预期效果,而在vcs仿真没有达到预期效果,感觉是vcs忽略了disable AA语句
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发表于 2010-6-30 11:44:33 | 显示全部楼层
同样想知道原因 高手指教
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