请问有没有关于Verilog代码优化的书？

追天鹅的青蛙 · 发表于 2010-6-28 19:12:41

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最近开发一个ASIC，最后布局布线面积过大，有可能是代码风格的原因，所以问一下有没有关于Verilog代码优化的书或资料？

bigassli · 发表于 2010-6-29 16:46:40

同求。。。

eaglelsb · 发表于 2010-6-29 17:23:02

altera的培训资料，关于代码风格的很多，

grasshuang · 发表于 2010-6-30 20:27:52

没有哦。主要还是靠自己优化代码

HenryLai · 发表于 2010-7-1 14:16:15

跟你使用synthesis tool有關, 請查閱原廠文件.

2403102028 · 发表于 2010-7-2 10:47:15

也想要这样的资料

追天鹅的青蛙 · 发表于 2010-7-5 11:11:55

altera的培训资料
谢谢，找几个看看，貌似，优化这玩意要靠经验

coldsummer · 发表于 2010-7-5 20:03:03

同问同问

flyxl0709 · 发表于 2010-7-6 22:11:46

围观·

110500623 · 发表于 2010-7-8 10:27:15

布局布线太大，可以考虑约束，是不是约束没做好

[求助] 请问有没有关于Verilog代码优化的书？