verilogHDL有问题的贴出来

castle

谢谢
我再试试

castle

我还是仿真不出你的结果。我的流程如下：
    1.新建项目testone；
    2.新建verilog 编辑器，输入代码；
    3.点击“start complier”，编译程序；
    4.新建波形仿真输入文件，加入输入口"A"和"Check"，设定为时钟波形，周期：10ns，占空比： 50%，存储并作为波形仿真的输入文件；
    5.进行仿真，结果得不出。
请教

dacibao

原帖由 quxunzheng 于 2006-9-14 10:56 发表
还有一个问题
例如  reg a;
这个4位寄存器我用 口口口口  来表示（四个口 ^_^），我的问题是哪个是低位，哪个是高位？a是哪个？谢谢回答^_^

看具体定义了，比如usb协议就规定的是先传送最低位，则a2是从左数第三个，iic规定先传最高位，则a2是左数第2位，这就是所谓LittleEndian和BigEndian编码原则

frankrick

原帖由 dacibao 于 2006-9-30 23:33 发表
看具体定义了，比如usb协议就规定的是先传送最低位，则a2是从左数第三个，iic规定先传最高位，则a2是左数第2位，这就是所谓LittleEndian和BigEndian编码原则

这位兄弟，Little Endian和Big Endian定义的是字节序，不是比特序！

frankrick

原帖由 castle 于 2006-9-22 14:40 发表
请问:
   我想设计一个"inout"类型的口,程序如下:
module testone(A,check,B,C);
input A;
input check;
output B;
inout C;

reg out_data;
assign  C=check?out_data:'BZ;
always @(A)
be ...

在芯片内部最好不要使用INOUT类型

castle

inout是设计定义中需要的，有什么好办法可以只用in和out实现inout功能吗

fourrivers

你的inout pin是芯片内部的吗？如果是，那就是定义模块的人的问题了。

heji81

！！！！！！！！

vcar

学习学习。

shun5042

两个问题：
1.我用的是debussy，看波形的时候为什么不能移动cursor/marker了 ，以前是可以的
2.always @(cnt)
    begin
    int<= #1 1'b0;
    end
cnt是在1ns（timescale是1ns）的时候跳变，为什么int也在1ns的时候变为0？不是2ns（有一个1ns延迟阿）?

谢谢