verilogHDL有问题的贴出来

霡霂

原帖由 cat-floating 于 2006-9-14 10:25 AM 发表
为什么有时QuartusII会把状态机的某些状态综合没了，而synplify就不会呢？

不同的软件综合的结果并非都是一样的 甚至结果都不一样 这要看你的需要 而且s为综合界的执牛耳者,而q并非主要是做综合的 其综合能力还是有点差别的 再加上有可能q的综合会考虑altera公司器件的因素 所以很多原因造成不同的综合结果 而并非只是这样.如果你的功能没有错误,其实都是可以的,不知道这样回答对你有没有用

cat-floating

原帖由 霡霂 于 2006-9-14 16:45 发表



不同的软件综合的结果并非都是一样的 甚至结果都不一样 这要看你的需要 而且s为综合界的执牛耳者,而q并非主要是做综合的 其综合能力还是有点差别的 再加上有可能q的综合会考虑altera公司器件的因素 所以很多 ...

功能确实没有错误，被quartus综合之后反而错了。一开始我是通过仿真才发现功能错误，少了一个状态。这使我想到看状态机，可是q的工具报告没有发现状态机。于是我只能反复查代码，最后没有办法，换了s的综合器。没想到问题就解决了。我在综合时，两个工具都是选的altera的器件。

霡霂

功能确实没有错误，被quartus综合之后反而错了。一开始我是通过仿真才发现功能错误，少了一个状态。这使我想到看状态机，可是q的工具报告没有发现状态机。于是我只能反复查代码，最后没有办法，换了s的综合 ...

这也不无可能,有时候quartus就会出现莫名其妙的错误,他的综合器感觉有点弱.不过你这个情况我还真没有碰到过,它不是没有发现状态机嘛,我估计它把你的状态当作其他给优化掉了.

cat-floating

原帖由 霡霂 于 2006-9-14 19:26 发表


这也不无可能,有时候quartus就会出现莫名其妙的错误,他的综合器感觉有点弱.不过你这个情况我还真没有碰到过,它不是没有发现状态机嘛,我估计它把你的状态当作其他给优化掉了.

过几天我把代码给你，你帮我看看，好吧。另外，我用的是Q6.0

霡霂

好
我看看

zhaoxin621

这个看你的定义方式
如果 向楼主那么定义 就是左边是高位
如果定义reg [0:7] a;
那么右边是高位

霡霂

嗯 不错～

castle

请问:
   我想设计一个"inout"类型的口,程序如下:
module testone(A,check,B,C);
input A;
input check;
output B;
inout C;

reg out_data;
assign  C=check?out_data:'BZ;
always @(A)
begin
out_data <= A;
end
assign B=(!check)?C:A;
endmodule
       我用QuartusII 编译后,利用波形图仿真,其中A设为高电平,check为时钟,得到的结果:C~result一直表示为"U"行,好象根本没有输出过A的值.
是不是我哪弄错了?向各位请教

[ 本帖最后由 castle 于 2006-9-22 14:42 编辑 ]

霡霂

第一个是我用activehdl仿真的

第二个是我用quartus仿真的

应该没错
可能是你的quartus使用方面上有问题

[ 本帖最后由 霡霂 于 2006-9-23 09:41 编辑 ]

huuu

原帖由 quxunzheng 于 2006-9-14 10:56 发表
还有一个问题
例如  reg[3：0] a;
这个4位寄存器我用 口口口口  来表示（四个口 ^_^），我的问题是哪个是低位，哪个是高位？a是哪个？谢谢回答^_^

一般口口口口左为高位，a[3]是左边的第一位。如果reg[0：3] a；那a[0]是左边的第一位。