关于 verilog中 for 的综合问题

apachee · 发表于 2010-5-26 10:20:24

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x

reg [7:0] row1 [33:0]; // 34 byte RAM
reg [5:0] index;  // used as variable in shifting operation

for(index=0;index<34;index=index+1)
  row1[index] <= 8'b0;

如上,想请教下：
①该语句可综合吗？
②如果能综合的话会产生什么结构呢？
③还有就是有没有其它更好的写法？

小菜的问题，期待大家赐教ing。。。

心之光华 · 发表于 2010-5-26 10:43:07

可以综合，实际上就是展平后综合，但是如果当你这个循环比较大的时候，软件综合就会比较的慢，而且不利于软件工具的优化，最好是直接调用MEGAFUNCTION，这样综合速度快，并且利于软件工具的优化。

lock66 · 发表于 2010-5-26 10:46:00

有些软件可以综合，在synplify下这个综合会有错误提示的。。。

yuanwolf2008 · 发表于 2010-5-26 10:52:04

MEGAFUNCTION?

bandit · 发表于 2010-5-27 11:36:00

最好在rtl代码中不要用for语句，不然有的软件综合不了

raksasa · 发表于 2010-5-29 14:03:37

什么软件能综合这种东西？？？

assky · 发表于 2010-5-29 21:16:13

row1[0] <= 8'b0;
row1[1] <= 8'b0;
.....
row1[33] <= 8'b0;

but I think thesy should be put in a always block ....

eaglelsb · 发表于 2010-5-31 17:03:13

这样综合没问题的，synlify也识别，就相当于展宽而已，节省了点代码量，
有些公司不推荐用非常用语句

wxfxwk1986 · 发表于 2010-5-31 19:15:10

quarter下就能综合。。。

lihelun2003 · 发表于 2010-5-31 19:35:26

FPGA好难学

[解决] 关于 verilog中 for 的综合问题

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