设为首页收藏本站
在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名：电子顶级开发网)

手机号码，快捷登录

手机号码，快捷登录

找回密码

  登录   注册  

快捷导航
创芯云服务  : 创芯大讲堂  | 创芯人才网 | 数字IC职业培训  EETOP诚邀线上IC培训讲师!
搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › 关于 verilog中 for 的综合问题
12
返回列表 发新帖
楼主: apachee

[解决] 关于 verilog中 for 的综合问题

[复制链接]
zuidongting
发表于 2010-6-7 22:49:07 | 显示全部楼层
完全没有问题、可以综合
大胆写吧
回复 支持 反对

举报

zuidongting
发表于 2010-6-7 22:50:53 | 显示全部楼层
10# lihelun2003

呵呵，不难学了，我才学了一年。跟着一个学长。
现在就在用FPGA写控制参加一些比赛呢。。。
呵呵，6月14号初赛成绩就出来了，希望有好的结果
EETOP创芯人才网职位发布入口
回复 支持 反对

举报

12
返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-12-23 02:12 , Processed in 0.013494 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表