fpga synplify loop

countryhotel

今天在用synplify综合rtl时，报出loop warning，请问这种warning一定需要处理吗？
一般的处理方法有哪几种？

countryhotel

我把程序也贴在下面吧，大家帮忙分析下是不是Combinational loop ；
wire [7:0] wa  = rb;
reg  [7:0]  rb;
always @ (posedge clk)
   begin
       if (wa)
          rb <= #1 8'h00;
   end

wycawyc

synplify 能综合#1？？？
这样综合出latch。

jemmyplus

wire [7:0] wa  = rb;   // rb未被宣告之前,就被assign至wa,這可能會有syntax error
                                  //且此寫法的意思是把rb利用接線的方式接至wa,所以下面的always
                                  //的定義,會讓synplify搞不懂整個語意.
reg  [7:0]  rb;               
always @ (posedge clk)
   begin
       if (wa)
          rb <= #1 8'h00; // #1 synplify會自動忽略
   end

這個模組主要是想要設計成什麼樣子呢

huangchangsandy

wire [7:0] wa  = rb;   // rb未被宣告之前,就被assign至wa,這可能會有syntax error
                                  //且此寫法的意思是把rb利用接線的方式接至wa,所以下面的always
                          ...
jemmyplus 发表于 2010-5-22 17:58

                               
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使这样的吗？ 我觉得有疑问，待我实验一下回来报告。