求指正verilog测试代码错误

bruce2246

verilog代码如下：

`timescale   10ns/1ns
`define   period   1
module debounce_tb;
    reg clk,rst,key_in;
    wire key_out;
   
    always   #`period   clk=~clk;
   
    initial
       begin
           clk=0;
           rst=1;
           
           #5   rst=0;
           #10   rst=1;
           
           #10   key_in=1;
           #100000   key_in=0;
           
           #100   key_in=1;
           #600000   key_in=0;
           
           #10000   $stop;
       end
      
   debounce_key dbk(clk,rst,key_in,key_out);
   
   $monitor($time,,,"clk=%b,rst=%b,key_in=%b,key_out=%b",clk,rst,key_in,key_out);
   
endmodule   


用modelsim编译时提示一个错误Error: D:/Program Files/modelsim/examples/debounce_tb.v(29): near "$monitor": syntax error, unexpected "SYSTEM_IDENTIFIER"

看了半天感觉没错误啊，求高人点拨~~~

rr253

$monitor不能单独写
需要放在begin end块里面
你需要在initial begin ... end的语句块里面写这句话

bruce2246

$monitor不能单独写
需要放在begin end块里面
你需要在initial begin ... end的语句块里面写这句话
rr253 发表于 2010-5-15 16:59

                               
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多谢了，弄了一个小时，可能眼看花了，看来基础还是不扎实啊~~~一定要好好学习

kevin20899

Thanks a lot !!!!!!!!!

neptune1983

学习了

nangua001

学到了。。。

肖同月

学习了

wushiqiang

学习下