！！求助 i2c verilog 波形详解

159875321 · 发表于 2010-5-13 15:00:40

您需要登录才可以下载或查看，没有账号？注册

x

input scl;
inout sda;
input [7:0] RAM_DO;
output [3:0] RAM_Addr;
output [7:0] RAM_DI;
output RAM_RW;
output RAM_EN;

apachee · 发表于 2010-5-14 15:46:30

你下那个 I2C 的规范看看就明白了啊
这个波形咋看哦

bandit · 发表于 2010-5-15 15:35:51

你这个ｃｌｋ设置频率和ｓｃｌ太靠近了，一般ｓｃｌ周期要比ｃｌｋ大很多

lizhaohong520@ · 发表于 2011-3-30 16:31:07

you clk f is too high you should put down 20DB clk

l7951247 · 发表于 2011-3-31 11:05:26

没理解你的信号意思，而且你的scl是利用clk产生的脉冲还是真实的scl信号呢？？？
如果是信号，你知道怎么改的。

[求助] ！！求助 i2c verilog 波形详解