一个怪异的verilog表达式，帮帮忙

apachee · 发表于 2010-4-7 20:53:19

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x

今天在看代码
有个这样的：
reg [3:0] cont;
reg bb;
wire pre;
...
assign pre = bb && (cont <= 4'b1110);

咋一看，我以为敲错了
可能是：
assign pre = bb && (cont == 4'b1110);

但是用 Modelsim 编译一下，呀，竟然没报错，本人水平有限啊，请高人指点一下
这个表达式的意思？

apachee · 发表于 2010-4-7 22:41:57

期待ing ...

qdtest012 · 发表于 2010-4-7 22:53:09

cont 小于或者等于 4'b1110

不是VHDL

yizi0000 · 发表于 2010-4-8 00:03:12

在VHDL里，编译器好像也会根据上下文来判断是小于等于还是给信号赋值。

zwx_wf · 发表于 2010-4-8 10:55:56

是不是非阻塞赋值"<="？
非阻塞赋值符号也可以用在 assign 中吧？！
我也是刚学VERILOG

chit_wps · 发表于 2010-4-8 11:06:26

小于等于

jacobshen · 发表于 2010-4-8 11:07:36

就是小于等于啊

apachee · 发表于 2010-4-8 12:22:05

想一想还真是这么回事，太感谢了@!

Airlex · 发表于 2010-4-8 15:57:35

小于等于

wag · 发表于 2010-4-8 16:20:59

rencai!

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