这样的时钟分配在综合以及布线中会有问题吗？

willwillwill · 发表于 2010-3-24 07:39:11

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大家好，我设计了一个多级多速率的系统。在我的设计当中，整个系统是有一个主时钟clk，它直接引入到了stage1到stage4。第一级是工作在clk的时钟频率下的，第二级工作在降采样8的频率下，第三第四级的工作频率相应的也各自降低了两倍。第二级的工作频率是在第一级里面加入一个模8计数器，每计数8给予第二级一个clk_enable_stage2信号。相应的第二级中的reg用下面的方式处理。最后两级的工作频率也都是分别从前面两级模2计数给予一个时钟使能而得。我想问一下这样的时钟处理有没有问题呢？比如在后面的综合以及布线，时钟树综合的时候。到现在为止仿真的时候还没有遇到问题。还有就是第一级二级之间工作频率差了8倍，算是跨时钟域吧，这样需要加入FIFO不呢

这是一个系统框图

always @ (posedge clk or posedge reset)
begin:
   if (reset == 1'b1) begin
      count <= 1;
   end
   else begin
            if (clk_enable_stage2 == 1'b1) begin.....

bornforhappy · 发表于 2010-3-24 09:10:03

我想高速到低速应该要加fifo吧

xyz20070912 · 发表于 2010-3-24 09:17:21

四个stage之间的时钟之间可以完全确定前后沿关系，应该不算是跨时钟域吧？只要按照使能信号控制好数据读写的时序就应该可以了。

liubo1626 · 发表于 2010-3-24 09:30:51

不太明白什么意思，具体一些

wycawyc · 发表于 2010-3-24 13:27:57

不太理解。4个stage都由主时钟驱动？还是依次由分频的时钟驱动？那个时钟使能是什么意思，数据使能的作用？

chit_wps · 发表于 2010-3-24 13:49:34

这不都是同一个时钟吗。。

siyuepigfly · 发表于 2010-3-24 21:10:44

都是在一个时钟沿下工作，不需要fifo，只是加约束时要考虑增加例外约束，避免浪费布线资源

willwillwill · 发表于 2010-3-25 08:05:34

都是在一个时钟沿下工作，不需要fifo，只是加约束时要考虑增加例外约束，避免浪费布线资源
siyuepigfly 发表于 2010-3-24 21:10

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你好，我也觉得这是在一个时钟下面工作的。那如果要在DC里面加约束，都可以考虑哪些变量呢？

willwillwill · 发表于 2010-3-25 08:09:39

不太理解。4个stage都由主时钟驱动？还是依次由分频的时钟驱动？那个时钟使能是什么意思，数据使能的作用？
wycawyc 发表于 2010-3-24 13:27

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4个stage都是一个时钟驱动的，就好像后级的reg都是用的always来做触发，不过里面还多了一个clock_enable的信号，这个信号在前一级中产生，不应该算是一个分频时钟，它只有一个时钟的脉冲而已。只有到了时钟使能为高电平的时候后级reg才动，平时都是不动的而已。

yuanwolf2008 · 发表于 2010-3-25 09:44:28

我需要钱。。。。。

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