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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 可综合的Verilog语法(剑桥大学,影印)
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楼主: apachee

[资料] 可综合的Verilog语法(剑桥大学,影印)

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发表于 2010-11-3 18:01:38 | 显示全部楼层
收了~~~~~~~~
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ILJJ
发表于 2010-11-3 21:10:20 | 显示全部楼层
好东西啊
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ILJJ
发表于 2010-11-3 21:12:46 | 显示全部楼层
已经有书了
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发表于 2010-11-3 22:44:51 | 显示全部楼层
回复 1# apachee


    谢谢，呵呵呵
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发表于 2010-11-3 23:05:49 | 显示全部楼层
学习，学习，谢谢！
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发表于 2010-11-4 11:41:09 | 显示全部楼层
谢谢楼主的好东西分享。
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shiwj
发表于 2010-11-4 12:46:07 | 显示全部楼层
thanks
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发表于 2010-11-4 16:02:03 | 显示全部楼层
好东东，下了看看
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发表于 2010-11-4 16:59:24 | 显示全部楼层
非常好，下载了。
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发表于 2010-11-4 23:25:40 | 显示全部楼层
dddddddd
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