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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 可综合的Verilog语法(剑桥大学,影印)
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楼主: apachee

[资料] 可综合的Verilog语法(剑桥大学,影印)

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fly2left
发表于 2010-12-10 23:08:36 | 显示全部楼层
goooooooooooooooooooooooood!
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发表于 2010-12-11 00:59:43 | 显示全部楼层
看一看
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stephua
发表于 2010-12-13 17:37:45 | 显示全部楼层
LZ 对你表示无语，
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731104
发表于 2011-1-22 00:42:40 | 显示全部楼层
好资料，谢谢
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发表于 2011-2-22 14:22:57 | 显示全部楼层
good book!
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发表于 2011-2-23 21:59:53 | 显示全部楼层
英文版吗…………
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joy111
发表于 2011-2-24 19:25:44 | 显示全部楼层
haohaohao
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发表于 2011-3-20 10:17:44 | 显示全部楼层
thanks.
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quee
发表于 2011-3-20 15:49:17 | 显示全部楼层
造孽呀，没学好英文
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winterp
发表于 2011-3-20 19:05:24 | 显示全部楼层
先下下来慢慢看~
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