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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 开源CPU设计（Risc-v,OpenMips等） › CPU设计杂谈 › 可综合的Verilog RISC CPU设计
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楼主: raneewu

可综合的Verilog RISC CPU设计

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Jornny
发表于 2016-1-29 16:39:05 | 显示全部楼层
谢谢！！！
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eda2008
发表于 2016-3-25 15:53:05 | 显示全部楼层
谢谢！！！！！！！！！！
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雷叔叔
发表于 2016-3-26 19:01:52 | 显示全部楼层
好东西
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雷叔叔
发表于 2016-3-26 19:04:00 | 显示全部楼层
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wenjg76
发表于 2016-6-12 11:33:08 | 显示全部楼层
好东西
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yying
发表于 2016-9-6 14:00:04 | 显示全部楼层
thank you for your sharing
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czx0123
发表于 2016-9-11 12:24:47 | 显示全部楼层
有借鉴价值
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ayamitek
发表于 2016-9-12 10:41:24 | 显示全部楼层
回复 1# raneewu


    thanks for sharing
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Ryggeor
发表于 2016-9-19 21:19:39 | 显示全部楼层
thnx!
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ebersbach
发表于 2016-9-20 05:48:44 | 显示全部楼层
试试看能不能在cycloneII上实现.
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