一次触发问题

hehejiuaixiao · 发表于 2010-1-6 13:08:55

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怎么样利用最简单的数字逻辑模块(逻辑门和触发器)
来设计这样一个电路：此电路只对脉冲的第一个上升沿
做出反应，当第一个上升沿到来时，模块输出高电平，
其后的上升沿脉冲到来时一直保持为高电平不变！

santayao · 发表于 2010-1-7 23:02:49

期待中同等

marjorie · 发表于 2010-1-8 01:33:59

我给你一个思路，不知道对不对
大致这样

首先用组合逻辑和触发器实现一个检测上升脉冲的电路，这个应该不是问题
然后这个脉冲检测电路的输出接一个D触发器，同时这个输出也连到D触发器的cp端，前提是上升沿有效的
这样，在一个时钟周期内，由于只有一个上升沿时，内电路输出为1，所以D只在那个时刻改变输出，即总电路的输出，此后便锁存改输出，同时保证当D触发器被激励时，D的输入端始终为1，这样符合你的要求，即输出一直保持为高

这个思路的不足是，在上升沿到来时，由于电路延迟，不能保证在D触发器触发时，D端能保持一个时间段内的输入稳定，有可能输出会有毛刺，看你具体电路的精确度要求了

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