有关乘法器

ksyf · 发表于 2004-11-11 19:21:16

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FPGA片内的乘法器进行一次运算要多少时钟?
是不是在一个时钟内完成?
请高手指点,谢谢!

风再起 · 发表于 2004-11-11 20:12:29

哪一款FPGA？型号？一般高端的FPGA（如Xilinx的VirtexII/pro、Altera的Stratix系列）片内都有很多DSP单元，里面就有乘法器，18×18＝36位一个cycle出来绝对没有问题。如果没有DSP单元，综合工具也可以综合出电路，但面积很大，一个cycle也很是问题，需要你做些处理。

ksyf · 发表于 2004-11-11 20:51:42

谢谢指教!

老扁 · 发表于 2004-11-11 21:53:26

跟你的时钟速度有密切关系.你自己也可以靠设计流水线的乘法器来提高速度.

dickye · 发表于 2005-1-27 13:01:38

ASIC片内的乘法器，100M 10x10 a cycle, 16x16 need two cycle. ok

CUIIUC · 发表于 2005-1-28 22:28:03

本人也认为与时钟有密切关系

鱼香肉丝 · 发表于 2005-2-15 04:51:21

可以用其它结构的乘法器，关于这方面的介绍，网上有很多，好的综合工具，会提供可以选择的ip,根据你的综合要求自动选择合适的结构。设计的宗旨，尽量优化结构，少用乘法器，浪费面积而且功耗很大

bobo1982 · 发表于 2006-7-2 11:17:59

我认为和你的设计有关
同时还要看是什么型号的FPGA
呵呵
班门弄斧了

u571 · 发表于 2006-7-2 23:03:38

viewsult · 发表于 2006-7-13 10:17:15

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