最近两个月模拟工作面对的一些比较深思的面试题

zhongbo1127

最近两个月模拟工作面对的一些比较深思的面试题
希望能给还没有毕业的童鞋一些帮助
1, 相近的尺寸下，为什么BJT的工作工作频率比CMOS的高，噪声低。从器件的角度分析
2，ESD电路起作用的时候，放电回路的电路图和结构以及版图实现原理
3，vertical NPN and horizontal NPN 的  vertical， horizontal 是从哪儿来？？也就是垂直和水平是指什么？？
4，为什么比较器的输出一般用一个latch
5，PN junction 的能带图，小注入时候的准费米能级
6,怎么从电路设计上提高电流镜的distortion
7,带隙基准为什么叫带隙？？带隙电压是指什么？？
8，D/A怎么提高FSDR??（这个题目是专门针对我的项目来的）

confiope

题目有一定的难度 虽然知道结果，但是不查书还是很难回答 1,CMOS 寄生电容大， 2，如果是GGNMOS的话，应该是横向的NPN导通 3，应该是vertical pnp ，horizontal npn吧 4，防止噪声使输出结果反复发生翻转 5，。。。。。。 6，提高VDSAT，增加面积 7，。。 以上多半是瞎蒙，请高手祥解

zhongbo1127

2# confiope
2楼的基础不错，很多问题我是从来没有听说过。譬如第二题
但是很多回答一般都不会使面试的满意。

第一道题目 不是因为寄生电容大小引起Ft有区别。而是两者的迁移率的不同。
vertical NPN 也很正常啊，在p阱工艺里面很多。

wind2000sp3

除了最后一个我都会解释。

calven

我觉得面试牛得题目还是考对电路直觉的

359705716

基础题目啊

joannaliang

基础还是很重要啊

chenxinweihai

我也来蒙下,请高手指点下,
1,首先CMOS是有衬底这个东西的,而BJT是直接做在基岛上,我觉得主要原因是CMOS工艺形成比较大的COX,CGD,CDB等等,高频时这些电容直接会交流短路去,使CMOS小信号模型完全变样, 至于BJT噪声小我觉得是因为BJT能提供更大的gm, 热噪声公式是与gm反比的；
２，我们项目的ＥＳＤ都是foundry提供的结构，来正高压或者负高压时直接使上下２个原本为导通的二极管击穿，直接放电到电源和地的ＰＡＤ上面．
３，在目前用的很多都是Ｐ－sub　的ＣＭＯＳ工艺，里面提供寄生ＰＮＰ（vertical），利用
Ｐ存底-ＮＷＥＬＬ-Ｐ+主入做的，当燃这个的ＢＥＴＡ直一般很小，不会超过３０．ＣＭＯＳ里面的带隙基准一般都会用它．在标准５Ｖ工艺里面寄生横向ＮＰＮ见的比较少，也是利用ＮＷＬＬ和Ｐ+做的，但没用过．在一些混合信号低压高压集成一起的工艺里有，比如车载芯片用的５Ｖ４０Ｖ工艺，具体性能未测试不知道．
４，如果比较器输出的话ＬＡＴＣＨ防止抖动，但噪声都使你比较器乱反转的话肯定处理的信号很微弱了，或者噪声特别大，低频领域没这样做的吧，ＲＦ领域不懂
５，画图就算了，难为我啊
６，提高vds,增大沟长调制系数lamda,
7,　bandgap提供的基准为什么一般都是１．２３左右？Ｓi的能带隙电压１．２左右加上一个Ｘ倍的Ｖt=kt/q,刚好做到０温度系数时二者只和就在１．２３左右．
８，Ｄ/Ａ没做过，不知道啊
９，都是书上的ＤＤ，记性不好，忘了很多了．

juliansky

也来试着回答一下，请大家指点哈
1.BJT工作频率比CMOS高是因为fT更大：BJT的fT=2uVt/2pi WB*WB,CMOS的fT=1.5u(Vgs-Vth)/2piL*L,在相同工艺条件下，WB可以远小于L，所以BJT的fT比CMOS大；BJT噪声特性比CMOS更好是因为：BJT电流流动主要在体内（基区在体内），而CMOS的导电沟道在表面，所受散射更多，所以噪声更大；
2.也只晓得两个二极管的情况；
3.纵向和横向是指流过基区的电流是横向还是纵向；
4.不清楚
5.小注入时候应该即对应PN结正偏时候的能带图；
6.只晓得对差动对来说Vov越大线性范围越好，对于电流镜是怎么理解的呢？
7.因为带隙基准在T=0时恰好等于带隙电压EG/q，带隙电压即是指能带宽度对应的电压;
8.不晓得

steve_guo_1997

4.你可能没有考虑到当cmp在翻转点附近时候遇到noise或者说coupling的情况，事实上汽车电子中常用这种做法，低频电路哟
7.BG在T=0时候的电压不是bandgap电压。