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楼主: zhongbo1127

最近两个月模拟工作面对的一些比较深思的面试题

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发表于 2010-3-10 17:33:18 | 显示全部楼层
本帖最后由 tayo134 于 2010-3-10 17:34 编辑

个人能力关系,只能回答最后一个问题
提高SFDR需要提高DAC的线性度,其实SFDR也可以看作是衡量线性度的指标之一。
一般来说,INL和DNL很好,SFDR必定会很好
发表于 2010-3-11 12:13:41 | 显示全部楼层
30# tayo134
针对前面两位网友的回答,作些评论。不当之处,请指出。


1,
相近的尺寸下,为什么BJT的工作工作频率比CMOS的高,噪声低。从器件的角度分析

a,首先CMOS是有衬底这个东西的,BJT是直接做在基岛上,我觉得主要原因是CMOS工艺形成比较大的COX,CGD,CDB等等,高频时这些电容直接会交流短路去,使CMOS小信号模型完全变样, 至于BJT噪声小我觉得是因为BJT能提供更大的gm, 热噪声公式是与gm反比的;

b) .BJT工作频率比CMOS高是因为fT更大:BJTfT=2uVt/2piWB*WB,CMOSfT=1.5u(Vgs-Vth)/2piL*L,在相同工艺条件下,WB可以远小于L,所以BJTfTCMOS大;BJT噪声特性比CMOS更好是因为:BJT电流流动主要在体内(基区在体内),而CMOS的导电沟道在表面,所受散射更多,所以噪声更大;

从器件角度分析,b)的回答是正确的。a)的回答基本上不正确。但是现在L可以做的越来越小了,工作频率达到或者超过BJT没有问题了。但是噪声可能还不如BJT
如果从电路的角度讲,ft~gm/Cgm越大,寄生电容越小,ft就越高。
总的来说,现在一般大家都用CMOS了。


2
ESD电路起作用的时候,放电回路的电路图和结构以及版图实现原理

a) 我们项目的ESD都是foundry提供的结构,来正高压或者负高压时直接使上下2个原本为导通的二极管击穿,直接放电到电源和地的PAD上面.
b) 也只晓得两个二极管的情况;

这个问题提问时最好加上“一般的ESD电路”,或者“常见的ESD电路”,因为ESD很多种。
如果是这样,那就是两个串联的二级管了。但a)的说法是不正确的。不是使两个“原本为导通的二极管击穿”,而是使原本截止的二级管导通,高于电源+0.7V以上的电压就放到电源中,低于地0.7V以下的电压就放到地种,具体电路很容易找到。


3
vertical NPN
and
horizontal NPN   vertical horizontal 是从哪儿来??也就是垂直和水平是指什么??

a) 在目前用的很多都是P-sub 的CMOS工艺,里面提供寄生PNP(vertical),利用P存底-NWELL-+主入做的,当燃这个的BETA直一般很小,不会超过30.CMOS里面的带隙基准一般都会用它.在标准5V工艺里面寄生横向NPN见的比较少,也是利用NWLL和P+做的,但没用过.在一些混合信号低压高压集成一起的工艺里有,比如车载芯片用的5V40V工艺,具体性能未测试不知道.
b) 纵向和横向是指流过基区的电流是横向还是纵向;


b)的回答比较对题。a)的解释很详细,都很好。一般来说,现在横向的用得很少。不止有纵向PNP,纵向NPNDNWELL中也是常见的。


4
,为什么比较器的输出一般用一个latch

a) 如果比较器输出的话LATCH防止抖动,但噪声都使你比较器乱反转的话肯定处理的信号很微弱了,或者噪声特别大,低频领域没这样做的吧,RF领域不懂
b) 不清楚


a)的回答看不懂,b)的回答看得懂。
latch主要是利用latch的正反馈,提高比较器翻转的速度。或者从另外一个角度说,理想比较器可以看作一个在翻转点希望具有无穷大增益,而在其他位置有无穷小增益的一个放大器。Latch具有这样的特点。当然,还有其他一些次要的因素。


5
PN junction 的能带图,小注入时候的准费米能级

a) 画图就算了,难为我啊
b) 小注入时候应该即对应PN结正偏时候的能带图;


充分理解a)的回答。PN的费米能级不同,P的高于N,两者放在一起,一高一低,中间有过过渡带。
b)的回答应该是正确的,能带差变小了,电子就可以注入了。


6,
怎么从电路设计上提高电流镜的distortion
a) 提高vds,增大沟长调制系数lamda,
b) 只晓得对差动对来说Vov越大线性范围越好,对于电流镜是怎么理解的呢?
我也不知电流镜的distortion指什么,问题不明确。
但如果是指matching提高vds没有用处。增大沟长调制系数lamd更是相反的方向。
b)说的没错,但是和题目似乎无关。


7,
带隙基准为什么叫带隙??带隙电压是指什么??

a) bandgap提供的基准为什么一般都是1.23左右?Si的能带隙电压1.2左右加上一个X倍的Vt=kt/q,刚好做到0温度系数时二者只和就在1.23左右.
b) 因为带隙基准在T=0时恰好等于带隙电压EG/q,带隙电压即是指能带宽度对应的电压;
a) 的回答似乎是另外一个问题。当然也有不是1.23v的做法。b)的回答基本对题。不过可能应该是温度系数等于0时,而不是T=0时。


8
D/A怎么提高SFDR??(这个题目是专门针对我的项目来的)

这个,简单的说,注意匹配吧。


发表于 2010-7-9 15:56:36 | 显示全部楼层
本帖最后由 guang3000 于 2014-5-20 09:37 编辑

2,ESD电路起作用的时候,放电回路的电路图和结构以及版图实现原理


   以GGNMOS为例,首先DB结发生雪崩击穿,大量载流子进从D进入衬底,导致衬底电压提高。D B S形成的寄生三极管导通,形成对地的电流释放通道,D极电压发生snap-back效应,被钳制在一定范围内,实现了对芯片其它部分电路的保护。
    版图上用多finger实现,漏极要拉长和CT远离沟道,通过加入SAB层来增加每个finger的电阻,实现ESD电流均匀导通


3,vertical NPN and horizontal NPN 的  vertical, horizontal 是从哪儿来??也就是垂直和水平是指什么??


vertial npn是指BE结和它们之间的载流子流动的方向是垂直的,horizontal NPN同理。


vertical NPN是bipolar工艺和bicmos工艺的主要器件,见课本中NPN中经典的横截面截图


horizontal NPN在一些DNWELL的工艺中可看到,但是由于不包括NBL层,其β较小,结构和标准CMOS工艺中的横向PNP(LPNP)类似

5,PN junction 的能带图,小注入时候的准费米能级

小注入就是半导体内多子浓度远大于小子浓度,半导体里面关于载流子浓度,pn结和npn的分析基本都是建立在这个条件上的
当PN结处于平衡状态,其费米能级处处相等,在外加正偏电压Va的情况下,N区内的费米能级Efn比P区内的费米能级Efp提高Va * e




6,怎么从电路设计上提高电流镜的distortion


电流镜的失配公式为△Id/Id = 2△Vth/(Vgs-Vth),再考虑沟道长度调制效应的影响,


失配公式为△Id/Id = 2△Vth/(Vgs-Vth) + △B/B + λId


A :在满足饱和, VDS基本相等的情况下,mos管的失配主要由△Vth和△B决定,B=un*cox*(W/L)


(1) 增大镜像管的总面积来减少△Vth和△B


(2) 增大VGS来减少△Vth对电流失配的影响


B : 在VDS不相等的情况下考虑沟道长度调制效应,增大沟道长度L,或者采用共源共栅来减少λ的影响


7.带隙基准为什么叫带隙??带隙电压是指什么??


拉扎维书上P381 , 公式11.38


当带隙基准温度系数为0的时候可以推出VREF=Eg/q + (4+m)VT , m=-1.5,这里这个T是常数,是VREF温度系数为零的那一点,
假如设计带隙温度零点为常温300K , 这时候VT是0.026V=26mV


硅的价带和禁带之间的宽度为常数Eg = 1.12eV,


VREF=1.12 + 2.5 * 0.026 ≈ 1.12 = Eg/e,Eg/e占VREF电压的绝大部分,所以有带隙基准之名
发表于 2010-7-9 22:39:06 | 显示全部楼层
1, 相近的尺寸下,为什么BJT的工作工作频率比CMOS的高,噪声低。从器件的角度分析
一个电流驱动 一个电压驱动 前者gm大
2,ESD电路起作用的时候,放电回路的电路图和结构以及版图实现原理

3,vertical NPN and horizontal NPN 的  vertical, horizontal 是从哪儿来??也就是垂直和水平是指什么??
导电电流方向
4,为什么比较器的输出一般用一个latch
加快翻转
5,PN junction 的能带图,小注入时候的准费米能级
这题晕了
6,怎么从电路设计上提高电流镜的distortion
distortion?还是matching?
7,带隙基准为什么叫带隙??带隙电压是指什么??
这个不解释了
8,D/A怎么提高FSDR??(这个题目是专门针对我的项目来的)
fsdr? 还是sfdr? 记得是输出阻抗 寄生电容相关的
发表于 2010-7-10 06:00:00 | 显示全部楼层
对,是基础题目。但不是每个人都能答对。
发表于 2010-7-12 01:10:41 | 显示全部楼层
看了这么多回答, 发现自己的基础知识确实不牢固啊,不敢说自己是做模拟的了。。。。。。 同求答案,学习。。。。。。。
发表于 2012-2-11 09:18:40 | 显示全部楼层
回复 1# zhongbo1127

   
   ESD 放电回路就是在I/O PAD 和power PAD之间,就是避免大电流进入芯片,不过对于CDM,电流来自芯片内部,电流通过PAD流出和HBM和MM有点不大一样
发表于 2012-8-9 09:40:25 | 显示全部楼层
看来器件是绕不过去了
发表于 2012-9-5 15:27:44 | 显示全部楼层
学习了,看来还是基础不够扎实啊
发表于 2014-5-4 20:16:51 | 显示全部楼层
值得思考的问题
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