关于FPGA的全局时钟

zz_3070 · 发表于 2009-11-22 09:39:22

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请问一下FPGA的全局时钟管脚是差分的，如果仅用单端，为什么要接在管脚的P端

linuxluo · 发表于 2009-11-22 09:50:49

好像基本在ic设计里面，如果是差分输入，但是用单端，都用的是P

zxli36 · 发表于 2009-11-22 12:54:06

恩，规定。

lennon789 · 发表于 2009-11-22 14:12:40

这是器件厂家的规定，我们只能适应

liukun · 发表于 2009-11-23 14:46:49

1111111111111111

taoy1986 · 发表于 2009-11-23 14:50:13

昨天还遇到一个全局时钟影响modelsim编译的问题

yuanpin318 · 发表于 2009-11-24 15:18:17

following vendor's advice, they willnot tell you detail.

AmoiBB · 发表于 2009-11-24 15:34:29

原来是这样

aguilzu00 · 发表于 2010-2-10 02:01:27

use BUFG1111

amormio124 · 发表于 2010-2-10 09:34:17

不知道，好像都这样

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