dft自底向上怎么做

inspectb · 发表于 2009-11-8 00:59:58

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在底层做好了扫描链，在它的上一层综合时怎么识别，是不是要用set_scan_path什么的，怎么和顶层的扫描链结合起来？

chenchenbeyond · 发表于 2009-11-9 10:05:38

看的人不少，怎么没人回答呢。没有被高手看到吗？

inspectb · 发表于 2009-11-9 20:10:12

怎么没人回答呢？今天看了下资料的例子，太简单，没有参考价值。希望有高人出来指点下。

inspectb · 发表于 2009-11-10 13:50:35

怎么就没有高手愿意出手相救呢，呵呵。

inspectb · 发表于 2009-11-10 23:30:42

谢谢楼上的回复。我的ＱＱ３０９６７５５０，希望加你为好友一起讨论问题哦。
你综合是从底向上吗?
设计不大的话，最好从top往下综合，然后再加scan chain。自动生成test_si,test_so,test_en三个管脚。再手工加mux与其他pin复用。

在做综合的同时加入scan chain。即先把次顶层综合并加入scan chain，然后把current_design设为顶层，在顶层再做综合和扫描插入。但是到了顶层时，把扫描约束和规则定义好后做insert_dft，工具并不能识别次顶层已有的扫描链。我后来重新考虑后觉得可能是是时钟的问题。之所以我想自底向上做综合插入扫描链，是因为有些时钟是在顶层的一些模拟模块提供的，在芯片外面并不可控，如果要可控的话，可能要做OCC(ON CHIP CLOCK)才行。而自顶向下的话是遇到了另一个问题，即插入了扫描链后的设计在TMAX工具里做DRC时没通过。产生的错误还是时钟不可控，虽然这时钟是芯片外面的PAD输入的，但是时钟信号不能进入到PAD的D端。今天拿了另一个工艺库（同一公司新版本的库）的PAD做试验，信号能通过PAD的D端。查看两者的模块定义，发现一些不同之处，于是用新版本的库PAD做替换，终于可以让时钟信号通过，完成DRC检查。

wxyzn · 发表于 2010-2-7 21:24:10

很简单，只要你在底层做完scan chain后，写一个ctl文件出来，然后在顶层调用这个文件，dc会自动识别你的scan chain的，你是要在顶层作adaptive scan么？

yuanpin318 · 发表于 2010-2-19 21:52:30

ctl file?

SXR · 发表于 2018-7-16 12:23:52

底层的做好chain 的 block write_test_model -format .ctl/.ddc/.ctlddc -output core.ctl/.ddc/.ctlddc
上层的通过read_verilog core.v
read_tast_model -format ctl/ddc/ctlddc core.ctl/.ddc/.ctlddc
将dft信息整合

fangwang85 · 发表于 2018-7-16 13:20:43

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