FPGA设计真的需要synplify来做综合吗

taikong906 · 发表于 2009-11-8 10:50:55

了解了，不过还是没有权威的解释

scutdengsq · 发表于 2009-11-8 15:02:03

其实一般的设计用什么综合工具的效果都不会差很远，关键是你自己的逻辑设计的如何。另外，synplify的结果和布线后的结果还是有一定的差别的，我觉得重点关注自己的逻辑，不要指望工具。

masaka_xlw · 发表于 2009-11-8 21:46:44

没用过altera的东西，但xilinx的综合结果synplify和XST没有太大区别。
但以前遇到过，有些语法元素synplify可以综合但XST不能综合，会报错。

tiamoo · 发表于 2009-11-9 03:56:03

quartus就可以了

zhouboai777 · 发表于 2009-11-11 10:40:14

走过路过学习中

weihong · 发表于 2009-11-12 17:35:21

synplify 是专门做综合的，应该不错的。

taoy1986 · 发表于 2009-11-13 11:22:31

4# buttern

谢谢

sirius.yuan · 发表于 2009-11-13 11:22:59

在synplify中做综合时，altera的core，如乘法器、存储器等，是做为黑盒输入的，这个在综合结果报告中可以看到warning。而黑盒在分析时序的时候是无法给出时序信息的，因此这个时候的时序信息其实是不准确的，除非你把core的时序文件引入synplify中一起分析。

dusy · 发表于 2009-11-13 21:52:12

我还以为synplify专业的更厉害啊

qqheng · 发表于 2009-11-14 00:13:33

说来说去，问题照旧！有时间把你的资源报告贴出来，分析分析岂不更好。

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