请问Verilog 的 include的编写

yam709394 · 发表于 2009-9-9 21:38:24

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我在include_text下面建了两个文件：include_text.v 和led_key.v
8个按键和LED灯，按下按键，对应的LED灯亮。主要是想看一下include_text如何用.
include_text.v 为：
`include"led_key.v"
module include_text(LED, KEY);
input [7:0] KEY;
output [7:0] LED;
reg [7:0] LED;
led_key my_include_text(LED, KEY);
endmodule

led_key.v为：
module led_key(LED, KEY);
input [7:0] KEY;
output [7:0] LED;

reg [7:0] LED;
always @(KEY)
begin
case(KEY)
8'b0000_0001

ED=8'b0000_0001;
8'b0000_0010

ED=8'b0000_0010;
8'b0000_0100

ED=8'b0000_0100;
8'b0000_1000:LED=8'b0000_1000;
8'b0001_0000:LED=8'b0001_0000;
8'b0010_0000:LED=8'b0010_0000;
8'b0100_0000:LED=8'b0100_0000;
8'b1000_0000:LED=8'b1000_0000;
default:LED=8'b1111_1111;
endcase
end
endmodule
我一编译，就出现以下错误：
Error (10228): Verilog HDL error at led_key.v(1): module "led_key" cannot be declared more than once
还有想问一下，怎样调用led_key里的程序啊。
望各位赐教。

amin2008 · 发表于 2009-9-9 22:58:12

放在一个文件里就行

remnant · 发表于 2009-9-10 10:16:18

你的include_text.v文件相当于如下：module led_key(LED,KEY);
....
endmodule
module include_text(LED,KEY);
....
endmodule
module led_key(LED,KEY);
....
endmodule

led_key这个module被declare了2次。`include "file.v"这个语句相当于把file.v这个文件的内容原封不动的贴在这里。

[ 本帖最后由 remnant 于 2009-9-10 10:17 编辑 ]