请问Verilog 的 include的编写

freeren_liming · 发表于 2011-6-25 22:11:10

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haogong · 发表于 2011-7-16 14:31:57

跟个贴。我也遇到了同样的问题。
首先TOP-level 应该设置成那个 module？
其次是·include 为什么会出错。

xinchen.tang · 发表于 2011-7-18 10:41:00

你是写软件的吧！需要思考一下模块的例化与函数的调用的区别！

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