设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 可综合的Verilog语法

返回列表发新帖

查看: 1872|回复: 4

可综合的Verilog语法

发表于 2009-8-27 22:42:16 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

×

可综合的Verilog语法

可综合的Verilog语法.pdf (412.39 KB , 下载次数: 34 )

[ 本帖最后由 hamham_ww 于 2009-9-3 13:09 编辑 ]

相关帖子

回复

使用道具举报

发表于 2009-8-28 15:59:32 | 显示全部楼层

Good things!

回复支持反对

使用道具举报

发表于 2009-9-28 17:36:33 | 显示全部楼层

先下看看，谢了

回复支持反对

使用道具举报

发表于 2009-9-28 17:48:39 | 显示全部楼层

里面是什么内容呢？

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

发表于 2012-8-17 11:45:18 | 显示全部楼层

全英文的啊

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

返回列表发新帖

关闭

站长推荐 /1

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-8-26 11:54 , Processed in 0.016921 second(s), 6 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表