有关采样保持电路建立时间不够的问题。

today_nothing

本人做一个应用于12位，100M pipeline adc中的采样保持电路，运放采用的折叠式增强型结构。根据理论计算，增益和带都远远达到了要求。主要是运放相位，跟别人所说的有点问题。
主运放（不带增益自举运放）仿真时，相伴达到77.78度，带宽612M，加入增益自举运放后，整个运放的带宽变为677M，相位变成了68度。（在信号通路上的增益自举运放，单独仿真的时候带宽为730M，略大于了主运放612M的带宽，它的负载电容以接入主运放点的寄生电容（大约为0.35p）为标准的。但是把它的接入到主运放中，整个运放带宽有扩展的现象，因此，当把增益自举运放加入到主运放后，在增益自举运放后再接了一个0.2p的电容，最后带宽才达到677M）。
把运放接到采样保持电路后，输入为1V的差分信号，它在5ns内达到所要求的建立精度（999.75mv）以上。输出如下图所示。
在输出波形图中，它过了第二个最低后，才达到精度。
本人发现有人说，他们在过了第一个最低点后，就可以达到所要求的精度。
本人想问一下，有没有可能过了第一个最低点后，就可以达到所要求的精度，以及怎么去做，是相位做得不好，以致于第一个过冲点过大，还是问题出在那里？

today_nothing

把运放接到采样保持电路后，输入为1V的差分信号，它在5ns内达不到所要求的建立精度（999.75mv）以上。达到所要求的精度可能要5.6ns.

zhongbo1127

想问一下你的运算进行Phase_Gain仿真的时候用怎么样子的电路结构？？设置了输入的DC工作点没有？？

[ 本帖最后由 zhongbo1127 于 2009-8-25 23:09 编辑 ]

zhongbo1127

几乎可以肯定的是PM不够

today_nothing

原帖由 zhongbo1127 于 2009-8-25 23:10 发表

                               
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几乎可以肯定的是PM不够

PM,已经达到68了。

sunery

提高运放的带宽及运放的PM,就可以使运放在5ns内建立，还可以消除振铃。

zhfhit

楼主什么样的采样保持结构？flip-around or charge redistribution?
你看的应该只是开环的带宽，或许由于你的输入管的(Cgs+Cgd+Cgd)而导致你的实际带宽不够了，就会那样

today_nothing

原帖由 zhfhit 于 2009-8-29 23:18 发表

                               
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楼主什么样的采样保持结构？flip-around or charge redistribution? 你看的应该只是开环的带宽，或许由于你的输入管的(Cgs+Cgd+Cgd)而导致你的实际带宽不够了，就会那样

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采用的是flip-around 型，仿真的是开环带宽，但是在算运放最低要求带宽的时候，已经考虑了反馈因子。反馈因子肯定大于0.5，小于1。
在保持时候的开关采用CMOS开关的，把CMOS开关的宽长比取很大（大约Wn/Wp=20/65，沟道长度取最小0.35）的时候，不会出现上面这种情况。但是CMOS开关宽长比太大了，会带来很多其它效应。肯定会使信噪比下降的。

widlarfan

The op-amp is poorly designed!

zhfhit

sw size你是可以做整体的fft分析来优化的，你的采样速度和精度要求都比较高，sw size肯定不会太少？你是0.35um的？这个process可能不太容易达到你的要求。0.18um应该比较容易一点呀。