有关采样保持电路建立时间不够的问题。

today_nothing · 发表于 2009-9-1 11:18:52

原帖由 zhfhit 于 2009-8-31 23:07 发表

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sw size你是可以做整体的fft分析来优化的，你的采样速度和精度要求都比较高，sw size肯定不会太少？你是0.35um的？这个process可能不太容易达到你的要求。0.18um应该比较容易一点呀。

楼主说得非常正确。
在0.35工艺下，要达到所要求的精度和速度，是有点困难的。因为采样保持电路后接了一个大电容（8PF）。要提高运放的带宽非常困难（因为提高它的带宽的话，输入管子寄生电容也会增加。在负载电容（8PF）比较大的情况大，寄生电容增加的速度远远大于带宽的增长速度）。
本人现在把采样速度降到80MHz，再把运放的带宽降低到了540M，整个运放（不加补偿电容的情况下）相位达到72度。性能好了很多。
输出波形如下：但是怎么会出现一个延迟？就是有点不同步的感觉，怎么会出现这种情况？

zhfhit · 发表于 2009-9-1 16:49:42

your sample cap is too big,no need so big value.usually 2p~4p should be ok. you can careful calculate this value.

today_nothing · 发表于 2009-9-1 17:18:48

原帖由 zhfhit 于 2009-9-1 16:49 发表

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your sample cap is too big,no need so big value.usually 2p~4p should be ok. you can careful calculate this value.

我的采样电容取4.8P。因为是12位的。因为第一级MDAC是采用3.5级结构的。所以总的负载电容比较大。