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楼主: lygg093

基于verilog 的同步FIFO设计

发表于 2010-10-14 13:57:49 | 显示全部楼层

谢谢楼主，挺有用的

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发表于 2010-10-18 23:21:32 | 显示全部楼层

这需要这个…………

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发表于 2010-10-20 10:35:41 | 显示全部楼层

先顶了，谢谢分享

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发表于 2010-10-20 10:39:59 | 显示全部楼层

这么小的电路，个人觉得没必要划分这么多子模块吧，

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发表于 2010-11-2 09:21:37 | 显示全部楼层

Thank you for sharing

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发表于 2010-11-2 10:20:37 | 显示全部楼层

thanks

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发表于 2010-11-2 10:22:18 | 显示全部楼层

thanks

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发表于 2010-11-2 10:23:59 | 显示全部楼层

thanks

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发表于 2010-11-2 10:27:23 | 显示全部楼层

thanks u

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发表于 2010-11-2 10:29:07 | 显示全部楼层

thanks

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