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楼主: lygg093

基于verilog 的同步FIFO设计

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dgsczy
发表于 2013-8-9 10:58:50 | 显示全部楼层
感谢楼主分享
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2012niuren
发表于 2013-12-19 22:01:24 | 显示全部楼层
kankan
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学晋
发表于 2014-2-18 17:06:17 | 显示全部楼层
看看    学习
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dingfushuang
发表于 2014-4-5 15:04:12 | 显示全部楼层
回复 1# lygg093


    谢谢了。。。。
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jamy3531
发表于 2015-11-22 17:01:09 | 显示全部楼层
谢谢分享
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Ryggeor
发表于 2015-11-22 19:03:42 | 显示全部楼层
thnx!
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masaka_xlw
发表于 2016-1-22 16:12:53 | 显示全部楼层
楼主辛苦，但看代码其中一行：
always@(posedge clk or rst or wr_en or rd_en or full or empty)。。。。。。
DC得从电脑伸出脑袋咬你一口
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phimix
发表于 2016-1-22 19:25:55 | 显示全部楼层
这个速度能达到多少啊
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leijing
发表于 2017-7-21 20:44:48 | 显示全部楼层
谢谢楼主分享
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liuyang19910625
发表于 2017-7-24 21:16:50 | 显示全部楼层
看看看看
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