250MHZ 10bit Pipeline ADC 的初步结果

fuyibin

原帖由 frankchan23 于 2009-4-13 19:52 发表

                               
登录/注册后可看大图

为了保证时钟的上升下降时间,non-overlap clk buffer部分的功耗很大呀,后面buffer的尺寸很大了,怎么优化这部分的功耗?

clk buffer的大小就要看你的loading 大小了啊
loading大小主要是驱动的每一级switch，还有就是布线的寄生loading
由于我的ADC layout面积基本在200um*700um以内，所以走线loading比较小的
主要还是驱动的gate数目

taikonaut

谢谢了！！！！！！！！！！！！！！！！！！！！！11

frankchan

谢谢,推荐一个参考资料也好啊!!

sbdem984

楼主没有sim noise跟mismatch就layout了？ tapout不怕出事么。。。
顺便问问楼主在哪里做research呢？

fuyibin

原帖由 sbdem984 于 2009-4-17 01:26 发表

                               
登录/注册后可看大图

楼主没有sim noise跟mismatch就layout了？ tapout不怕出事么。。。
顺便问问楼主在哪里做research呢？

noise怎么做simulation？请教一下啊，现在的仿真器有支持thermal noise做瞬态仿真的么？
但是thermal noise 每一级都估算过的，而且留了一定的margin
mismatch主要是capacitor的mismatch
这也是按照foundry提供的PDK说明计算过，可以达到10bit的match精度的

唉，郁闷啊，layout 的engineer被抽去做别的project了
director让我自己画layout，而且原来的project被hold了
真让人压抑啊，不知道什么时候才能tape-out了

vdslafe

自己画啊，不会画版图的designer 总是有缺憾的

fuyibin

原帖由 vdslafe 于 2009-4-17 12:28 发表

                               
登录/注册后可看大图

自己画啊，不会画版图的designer 总是有缺憾的

以前画过layout的，是不过稍微简单一点的芯片，层次比较少
90nm/65nm的layout的floor-plan也做过的
不过要重新学习design rule还有新的tool，现在大家都用LAKER画layout了
想想那么单调枯燥都没有信心了

vdslafe

floorplan 不算什么的。
了解 layout 会遇到的问题，才能更好的优化设计
MDAC 很多地方需要layout 非常小心的。我们公司都是designer 自己画版图

fuyibin

原帖由 vdslafe 于 2009-4-17 13:04 发表

                               
登录/注册后可看大图

floorplan 不算什么的。
了解 layout 会遇到的问题，才能更好的优化设计
MDAC 很多地方需要layout 非常小心的。我们公司都是designer 自己画版图

指点一下啊，有什么地方需要注意的？
匹配性？ 寄生？ STI效应？干扰？guard ring?
没有画过MDAC，不知道要care 些什么东西啊

vdslafe

匹配
寄生也很重要，后仿是必须的。
65nm well prxomity effect 也很严重，amp 的性能会变化多如果没画好
还有coupling
呵呵，自己小心点就好，你是designer,你应该比谁都清楚哪里更重要。