250MHZ 10bit Pipeline ADC 的初步结果

fuyibin

原帖由 iamxo 于 2009-4-8 12:23 发表

                               
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对你的sndr持保留意见，相当接近10bit 的理想snr了。
是不是计算上有问题？

Maxim 的max1124, 180Mhz input, sndr = 56dB.

哦，我也有保留意见，哈哈
我这里都是simualtion的结果啊
大部分noise没法瞬态仿真的，而且mismatch也没有在simulation里体现
所以这里的SNDR只包括了quantization noise 和 THD
没有thermal noise , mismatch THD这些实际引起SNDR degradation的因素

iamxo

对了哦，电路里没有mismatch的。
赞你的成果~

fuyibin

原帖由 iamxo 于 2009-4-8 12:42 发表

                               
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对了哦，电路里没有mismatch的。
赞你的成果~

晕，不用这么嘲笑我吧
没脸见人了，555555

liweifb

楼主用的什么那个公司什么工艺？

zhfhit

Good,congratulation.
Now I design a 12bit 110MSPS pipeline ADC (Tsmc 0.18),but the presimulation result just only  11bit (enob).Don't know the reason why.

fuyibin

原帖由 zhfhit 于 2009-4-8 15:17 发表

                               
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Good,congratulation.
Now I design a 12bit 110MSPS pipeline ADC (Tsmc 0.18),but the presimulation result just only  11bit (enob).Don't know the reason why.

12bitADC 一定要用calibration了

zhfhit

I don't think use now so advanced process can't reach 12 bit accuracy;in fact ,now some ip provider provide the 12 bit pipeline adc (1.8v ,110meg),don't use the calibration.

fuyibin

原帖由 zhfhit 于 2009-4-9 13:48 发表

                               
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I don't think use now so advanced process can't reach 12 bit accuracy;in fact ,now some ip provider provide the 12 bit pipeline adc (1.8v ,110meg),don't use the calibration.

对于ADC来说，工艺可能不是越先进越好咯
就拿我现在做的，65nm process电压只有1V，voltage margin 非常紧的
做full scale = 1V很困难，而且opamp的open loop gain也不足够高
1.8V power是比较合适的，可以做full scale = 2V的ADC ，
但是capacitor matching肯定是 65nm process比.18um 好多了

iatb

恭喜楼主
你的reference有没有外挂片外电容啊，还是内部高速buffer产生的

fuyibin

原帖由 iatb 于 2009-4-9 15:26 发表

                               
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恭喜楼主
你的reference有没有外挂片外电容啊，还是内部高速buffer产生的

没啥可喜的吧，
reference 内部buffer出来了，想要外接的ball可没那么容易啊
到处受打压，又不是director的心腹，新来的小混混而已