250MHZ 10bit Pipeline ADC 的初步结果

eyetolisten · 发表于 2009-4-10 11:45:35

What kind of architecture do you use for your reference buffer?  What's the dc gain and bw do you have now?
For the transient noise simulation, esp. SC-circuits, I don't think it's an easy job for any simulators now.

david_fy · 发表于 2009-4-10 12:59:22

楼主做的挺好！！！！！！！

gdhp79 · 发表于 2009-4-10 13:27:02

搂住说说结构的细节把。速度这么高，除了对运放的要求，对开关电容部分有什么特殊的考虑阿

didibabawu · 发表于 2009-4-10 14:47:39

做的的确挺好的，做成这样很不容易啊。你各个corner都跑了么？

frankchan23 · 发表于 2009-4-10 20:32:34

请问楼主,时钟怎么设计的,如何优化功耗,我设计的时钟都7mA了

fuyibin · 发表于 2009-4-11 09:55:35

原帖由 frankchan23 于 2009-4-10 20:32 发表

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请问楼主,时钟怎么设计的,如何优化功耗,我设计的时钟都7mA了

时钟是什么？就是non-overlap clk buffer吗? 7mA是峰值电流？没有DC电流啊

gdhp79 · 发表于 2009-4-11 13:41:24

请教楼主速度高了, 除了运放最难的是什么讷

madioo · 发表于 2009-4-11 19:24:43

设计模拟电路真的很难呀

我仅仅要做一个采样电路，就已经快受不了要仿真、考虑的东西太多了

david_fy · 发表于 2009-4-13 10:30:15

楼主开始仿真的时候：
“整个ADC的HD3=-58.5dB”
我想问一下楼主，您这个的问题出现在哪里？如果改进到现在的70多dB的谢谢！！！

frankchan23 · 发表于 2009-4-13 19:52:12

原帖由 fuyibin 于 2009-4-11 09:55 发表

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时钟是什么？就是non-overlap clk buffer吗? 7mA是峰值电流？没有DC电流啊

为了保证时钟的上升下降时间,non-overlap clk buffer部分的功耗很大呀,后面buffer的尺寸很大了,怎么优化这部分的功耗?

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时钟功耗

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