250MHz 10bit ADC进展与求助

prof3

Another quesiton is, did you use shared OPA structure in your design? If yes, please make sure the reset cycle is long enough. If no, just ignore this.

fuyibin

小弟还有一个问题哈，
在整个ADC仿真中做的DFT分析是对ADC输出的数码流，我再按照每一位的权重，乘上系数，加起来得到的，我照着ahdlLib里面的8bitDAC,还写了写了一个10bit DAC，来恢复出模拟信号，再对这个重构的信号作DFT变换，得到的频谱分析
发现对于S/H和各级MDAC所做的DFT都是对于模拟信号做的，所以这里不会有DAC量化噪声对于DFT 频谱分析的影响，就相当于采到什么电压，就对这个电压做DFT，所以作出来的HD3=-95dB或者更高时可以理解的
但是整个ADC的DFT是对加入了量化噪声的东西做DFT，但是这个量化噪声有可能是输入信号dependent，所以每级的SFDR都很好，但是整个ADC经过量化数字输出后，SNDR可能会变差，
这个只是我的一点想法，不知道对不对啊
但是SNDR不好，3次谐波有-62dB肯定还有其他问题啊，头痛头痛啊

prof3

1. No. please directly use ADC output point to do the FFT, do NOT use ideal 10bit DAC. If you insist on, then please use 16bit DAC instead make sure quantization noise is neglectable.
2. Did you window before FFT? If cohenent sampling, windowing is not necessay, otherwise it is a must
3. THD=-62dB is not that bad(for 10bit), but SFDR=-62dB is for sure not good

fuyibin

原帖由 prof3 于 2009-3-4 09:43 发表

                               
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1. For 10bit, need about 7 tor. And Settling time=Ts/2=2ns, acutally only 1.8ns due to non-overlapped clock. For GBW=1.1Ghz, 7 tor about 7*1/(2*pi*GBW)=1.1ns1.8ns. It will harm your THD.

2. If your ...

Thank you very much.
1. The GBW of S/H opamp  is lower than MDAC opamp. The GBW of MDAC opamp is about 1.8GHz.

2. Every MDAC have been tested. Gain = 2 mode was uesd. Input +/-0.25V sine wave signal and output +/-0.5V discrete sampled signal. 1024 DFT result is also good,
   MDAC1   SFDR=-96dB     THD=0.031%
   MDAC2   SFDR=-100dB     THD=0.030%
   MDAC3   SFDR=-94dB     THD=0.038%
It seems the MDAC linearity is very good from DFT analysis.

Now, I want to do some simulation.
1. ADC top level INL test, input a ramp siganl and measure the INL. It maybe helps me find problem
2. Increase power supply to 1.2V to make sure whether the opamp output range is  too small

fuyibin

原帖由 prof3 于 2009-3-4 10:07 发表

                               
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1. No. please directly use ADC output point to do the FFT, do NOT use ideal 10bit DAC. If you insist on, then please use 16bit DAC instead make sure quantization noise is neglectable.
2. Did you wind ...

Thanks

But how can I do the FFT directly? ADC output is digital code, the ideal 10bit DAC can convert the digital signal to analog signal. By the way, 16bit DAC can not be used because it's only 10 output signal from ADC.

When do the DFT, rectangular window is used.

fuyibin

现在找不出原因
ADC输入ramp波形，做一个INL能不能判断ADC的问题啊
THD=-62dB 因该是INL和DNL 不好
跑一个INL的simulation 也许可以看出一些问题吧

vdslafe

原帖由 fuyibin 于 2009-3-4 16:04 发表

                               
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现在找不出原因
ADC输入ramp波形，做一个INL能不能判断ADC的问题啊
THD=-62dB 因该是INL和DNL 不好
跑一个INL的simulation 也许可以看出一些问题吧

又没montecarlo, 而且是1.5b/stg 哪来的INL,DNL
你就闭着眼睛增大mdac1 current, 看linearity 有没变好：）

seetoo

照楼主所说，仿S/H的时候抽出的不是数字信号，而是模拟信号的离散值，
理论上说是没有量化误差的。只是间隔采样而已。
但是仿整个AD就是对数字输出做FFT，是含有量化误差的。

fuyibin

原帖由 vdslafe 于 2009-3-4 16:17 发表

                               
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又没montecarlo, 而且是1.5b/stg 哪来的INL,DNL
你就闭着眼睛增大mdac1 current, 看linearity 有没变好：）

可是输入sin时，我能够看到 HD3  HD5 的THD
应该就是linearity 不好吧 因为输入信号频率不高，可以排除高频信号导致SNDR 变差啊
低频信号输入，还有THD，应该就是线性度不好吧
而且昨晚跑了一个采样频率125MHz的，把clk降了一半，它的THD 由原来的 -62dB 提高到约-64dB
分析下来应该不是没有settle 导致的THD吧

vdslafe

原帖由 fuyibin 于 2009-3-4 17:14 发表

                               
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可是输入sin时，我能够看到 HD3  HD5 的THD
应该就是linearity 不好吧 因为输入信号频率不高，可以排除高频信号导致SNDR 变差啊
低频信号输入，还有THD，应该就是线性度不好吧
而且昨晚跑了一个采样频率125MH ...

我想弄清楚，ADC sim 你看到的是62dB THD 还是62dB SFDR.  
如果是62dB THD, 那说明你是perfect, 62dB SFDR 说明还要debug.

在这种设置下，INL 能看到的single tone test 都能看见，后者还快的多。

clk 砍一半，linearity 提高2dB, 说明settling 是limiting factor

[ 本帖最后由 vdslafe 于 2009-3-4 17:19 编辑 ]