250MHz 10bit ADC进展与求助

nanoking

可以在S/H采样电容前 也就是采样开关后，放个百ohm左右（具体大小根据你的开关等效电阻来）的小电阻，这样的话可以将两边开关的非线性减少到最小值
单纯的减少开关的电阻 所带来的电荷注入效应对采样电容的影响还是蛮大的。
而且 考虑到版图 这两个小电阻最好用低方块值的电阻（非硅化的，而且受电压影响小的，具体选择参考一下这种process的design rule）

fuyibin

原帖由 vdslafe 于 2009-3-2 16:38 发表

                               
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你单测mdac 的时候怎么测的？
就是连成一个gain =2 的amp 用sine  测？
如果sine 频率太低，要比实际上的mdac 要慢多了
mdac 是可以见到fs/2 的信号的。

你试试看，用fs/2 的正弦波来测试，看看是不是还是90+  ...

哦，不过突然想到，过了S/H后的信号已经不是连续信号了啊
所以后级因该市settling的问题吧，settle 的精度到了就因该满足要求的
就是需要settle 的信号的值 变化的更快

雨丝

就说你的SH怎么那么好呢，原理输入信号频率低。跑跑输入信号频率为  250M*1023/2048=124.8779296875M的单端信号，2048个点的FFT。这个应该是最极端情况。

vdslafe

原帖由 fuyibin 于 2009-3-2 18:45 发表

                               
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哦，不过突然想到，过了S/H后的信号已经不是连续信号了啊
所以后级因该市settling的问题吧，settle 的精度到了就因该满足要求的
就是需要settle 的信号的值 变化的更快

MDAC 的输出不是连续信号，所以要求更高的slew rate

fuyibin

原帖由 雨丝 于 2009-3-2 22:52 发表

                               
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就说你的SH怎么那么好呢，原理输入信号频率低。跑跑输入信号频率为  250M*1023/2048=124.8779296875M的单端信号，2048个点的FFT。这个应该是最极端情况。

这种情况跑过啊，SFDR是-68dB吧

fuyibin

原帖由 vdslafe 于 2009-3-3 01:31 发表

                               
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MDAC 的输出不是连续信号，所以要求更高的slew rate

跑了一下输入124.7559MHz的输入
第一级MDAC的 SFDR = -95dB
第二级MDAC的 SFDR = -97dB
第三级MDAC的 SFDR = -92dB
哦，输入满幅应该是+/-0.5V，
现在输入是+/-0.15V，是为了给输入信号加一个DC offset， 让MDAC一直做减法，
要测满幅的就要把subADC和控制电路去掉，单独测gain=2的特性

hyy95

just curious, what kind of process r u using to design the 250M 10 bit ADC? r u using multi channels or a single channel? what is ur supply voltage?

fuyibin

原帖由 hyy95 于 2009-3-3 09:55 发表

                               
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just curious, what kind of process r u using to design the 250M 10 bit ADC? r u using multi channels or a single channel? what is ur supply voltage?

65nm process, signle channel only with digital correction instead of digital calibration
power supply 1.1V

hyy95

another question,why are u using 1024 points to do the DFT while 16, 32 points is enough to test your ckts' THD?

ipmsn5

纯顶贴，请问lz用的 op amp是什么样的结构，我现在用folded-cascode作不了那么大的带宽（只有600Mhz的 GBW），而且功耗很大（6mA），90nm/1.0V