verilog 问题，错误出在什么地方？

洋洋

module latch8(ld,data,shifterdata);
input[7:0]   data;
input        ld;
output[7:0]  shifterdata;
reg[7:0]     shifterdata;
always @(posedge ld)

shifterdata<=data;
endmodule
module reciveop_1(framelatchnode,frmclk,e);
input[7:0] framelatchnode;
input  frmclk;
output[7:0]e;
reg[7:0]    tempe;
reg[7:0]    e;
latch8    latch811(.data(framelatchnode[7:0]),.ld(frmclk),.shifterdata(tempe));
       e<=tempe ;
   
endmodule
我在编译的的时候总说有语法错误！

一声叹息

      e<=tempe ;
改成assign e = tempe;
e的声明改成：wire [7:0] e;

洋洋

呵呵！明白老大！！！