读写时钟频率相差太大的FIFO设计！？

stoneiying

读写时钟频率相差太大的FIFO设计！？最近写一个模块，需要用到FIFO。
给FIFO写数据的时钟是128K，而从FIFO中读数据的时钟是32M，相差256倍。
频率差别这么大？？该怎样合理判断FIFO的满空呀？？感觉我现在的做法不太好，求高人指点。

对这个模块有的几点说明：
1.这里的128K与32M时钟是同源的，即都是系统时钟的分频。
2.而且FIFO两边读写的速率都是相同的，即通过控制WE和RE，只要系统正常工作，读写速率刚好相等。
3.数据是连续不断的，前面的可以丢弃，不过中间不能有错。

大家讨论下该怎么处理比较好？非常感谢。

stoneiying

大家帮帮忙呀，自己顶起

stoneiying

晕这个论坛。。。。大家好歹说几句呀，多谢！

agump

这个使用普通的异步FIFO就可以实现

stoneiying

时钟频率相差那么大？怎么比较读写指针，从而判断FIFO的空满状态呀？多谢了

caojl

不知道你用的什么环境开发的。
很多开发工具自己有异步fifo的模块，你直接用就好了。
有些fifo有个信号是表示内部当前使用了多少单位的，你可以拿来做空满的状态判断。