读写时钟频率相差太大的FIFO设计！？

stoneiying · 发表于 2008-7-25 20:08:48

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读写时钟频率相差太大的FIFO设计！？最近写一个模块，需要用到FIFO。
给FIFO写数据的时钟是128K，而从FIFO中读数据的时钟是32M，相差256倍。
频率差别这么大？？该怎样合理判断FIFO的满空呀？？感觉我现在的做法不太好，求高人指点。

对这个模块有的几点说明：
1.这里的128K与32M时钟是同源的，即都是系统时钟的分频。
2.而且FIFO两边读写的速率都是相同的，即通过控制WE和RE，只要系统正常工作，读写速率刚好相等。
3.数据是连续不断的，前面的可以丢弃，不过中间不能有错。

大家讨论下该怎么处理比较好？非常感谢。