求助：关于用CPLD实现延时（续2）

wlj303

希望斑竹不嫌烦，小妹再请教几个问题：
1．对于同一个信号，是否可以只当这个信号是高电平时延时，而当它是低电平时不延时？
2．我的逻辑电路一共要用到：
70个I/O口，24个与门，40个非门，16个RS触发器，其中，8个输入信号需要延迟300us之后再响应，16个信号（内部逻辑产生的信号）只有当它们是高电平时才需要延时4us时之后再响应。不知道这么多东西需要选什么型号的CPLD，95108够不够？
3．我的板上已有一个20M的晶振了，是DSP的时钟，那么CPLD的时钟和它共用呢，还是另外再加一个，要加的话，加多大的晶振呢？考虑体积和电路复杂度，成本考虑次要。

wlj303

这样的话要用到24个延时，也就是24个计数器，资源够么？CPLD处理时是并行的么？

yybinliu

把20MHz频率引进去,计数来延时就可以了

wlj303

可是24个信号的延时怎么同时实现呢?是CPLD的资源本身就有这么多的计数器么？

bravelu

这个题目有点意思，如果不计资源是个很简单的问题，但是如果用95108如果方案不好肯定不行，95144都有可能不够。还是想问一下你延时的精度要求多高，比如300us可以加减多少？4us的要求？
很粗略估计一下，你有24路，如果每路用到了4个触发器以上资源就比较紧张。这个就和你的精度要求有关系了。

atuhappy

你能说一下精度是多少吗？

wlj303

300us在正负1～2us以内都可以
4us在正负0.1us以内都可以
或者在稍微小一点也行，因为我以前使用RC电路产生的延迟，这样一来精度实际上就更低了。
如果是在不好实现的话，300us在正负5us以内，4us在正负0.5us以内都可以考虑。
300和4都是我自己定的，是个概数，可能会稍微有所改变，但是范围和精度基本上就这样了。