设为首页收藏本站

eetop公众号

创芯大讲堂

创芯人才网

切换到宽版

手机号码，快捷登录

创芯云服务 : 创芯大讲堂 | 创芯人才网 | 数字IC职业培训 EETOP诚邀线上IC培训讲师!

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › fir滤波器的Verilog程序

1 2 3 456 7 8 9 10 ... 15 / 15 页下一页

发新帖

楼主: hsdy

fir滤波器的Verilog程序

发表于 2009-9-18 13:52:13 | 显示全部楼层

谢谢～～～～～～～～～

回复支持反对

发表于 2009-11-30 16:27:04 | 显示全部楼层

感谢楼主的分享虽然还没有看懂呵呵

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2010-1-9 13:33:08 | 显示全部楼层

thanks !!!

回复支持反对

发表于 2010-1-9 13:58:10 | 显示全部楼层

好的~~~~~~

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2010-1-9 21:37:01 | 显示全部楼层

好东西，下了

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2010-1-22 04:42:07 | 显示全部楼层

thank you very much.

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2010-1-23 20:53:31 | 显示全部楼层

顶顶顶

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2010-1-23 21:06:00 | 显示全部楼层

thanks for sharing

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2010-1-24 19:11:24 | 显示全部楼层

谢谢楼主，应该是有参考价值的东西

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2010-1-24 19:36:18 | 显示全部楼层

好東西, thx

回复支持反对

1 2 3 456 7 8 9 10 ... 15 / 15 页下一页

发新帖

高级模式

B Color Image Link Quote Code Smilies

您需要登录后才可以回帖登录 | 注册

本版积分规则回帖后跳转到最后一页

关闭

站长推荐 /1

小黑屋| 手机版| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2024-12-27 14:41 , Processed in 0.026701 second(s), 6 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表