DDR3的read-to-write延迟

linghuqiubai · 发表于 2014-10-15 16:04:45

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从手册上读到的DDR3读命令到写命令延迟为：
BL8：RL + tCCD + 2tCK - WL
BC4：RL + tCCD/2 + 2tCK - WL
不知道是怎么得出的，求解释！
非常感谢！

haitaox · 发表于 2014-10-15 16:26:28

应该有时序图吧

linghuqiubai · 发表于 2014-10-15 18:08:57

回复 2# haitaox

嗯，仔细揣摩了一下，猜测大概是这样的：
从发出Read命令后的RL时间，第一个读数据出现在data bus上；再经过tCCD的时间（对于BC4是tCCD/2），所有的读数据都被发送到data bus上；然后需要2个周期的时间来建立DQS信号，即2个周期后第一个写数据可以发送到data bus上。因此，从Read命令下发到第一个写数据出现在data bus上经历了RL+tCCD/2+2个周期，减去WL就是Write命令发送的时间，即Read-to-Write延迟。
不知道我理解的对不对……
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