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查看: 6690|回复: 7

[求助] 占空比不同的方波 变成高电平或者低电平

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发表于 2014-4-22 11:13:43 | 显示全部楼层 |阅读模式

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求解答:如何通过analog电路将占空比大于30%的方波变成高电平,而将占空比小于30%的电路变成低电平?            我们事先不知道所给的信号是占空比大于还是小于30%。应该如何将电路调整到正常工作状态?
            电路不想太复杂。哪位大神能解答一下呢?


           方案提供:用一个积分电路,然后是一个三极管放大电路,
 楼主| 发表于 2014-4-22 11:44:22 | 显示全部楼层
自己先顶一下
 楼主| 发表于 2014-4-22 11:58:30 | 显示全部楼层
继续再顶啊 {哭}
发表于 2014-4-23 14:18:19 | 显示全部楼层
Lots of options. It depends on signal speed, accuracy requirement and etc.
 楼主| 发表于 2014-4-24 15:09:19 | 显示全部楼层
回复 4# ulsi123


   20khz (50u)方波信号 ,accuracy在2u以内。我采用的是npn集电极输出经过两级的RC在经过npn,得到最终输出out
发表于 2014-4-25 06:14:44 | 显示全部楼层
As I said earlier, there are lots of options for this design. Your clock speed is very slow, and I believe you can use an integrator approach. Here are some hints for you:

1. Let's assume your clock cycle is T;
2. You wanna check if the duty cycle is great than 30%;
3. So tH=0.3T, tL=0.7T;
4. Now let's build a circuitry that is similar to PLL charge pump with a source current isource, and a sink current isink;
5. If we use this charge pump to charge/discharge a capacitor, the charge difference is Qdiff = isource * tH - isink * tL;
6. OK, let's tweak isource and isink, and make isource = 7i and isink = 3i;
7. Then Qdiff = 7i * 0.3T - 3i * 0.7T = 0 if duty cycle is exactly 30%;
8. So if you monitor Vout at the capacitor (Qdiff = Vdiff * C) for some periods, for example, 20, 30 or 100 cycles, you'll be able to get a very accurate result.

Of course, you need to design the circuit carefully, such as minimizing the mismatch between isource & isink. And be aware of clock feedthrough, charge injection and etc.
 楼主| 发表于 2014-4-25 18:15:39 | 显示全部楼层
本帖最后由 beyond某人 于 2014-4-25 18:16 编辑

回复 6# ulsi123


   太感谢先生您了!说的这么详细,万分感谢。我的英文实在有些丢人,只能用中文回复你了,很是佩服你! IMG_20140425_180956.jpg 这是我采用的电路结构,我不能明白电路的原理,不知道电阻电容是如何确定的?所以就发帖求助了。
发表于 2014-4-26 12:30:35 | 显示全部楼层
I don't know if your circuit can achieve 2u (4%) accuracy. Here's my idea.
dutycycle.jpg
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