使用宏编译指令时出错了，为什么？

kan850929

'define WIDTH 4
module Gray_ji_shu_qi (output reg [' WIDTH-1:0] gray,
                       input clk,
                      input rst_n);
reg[' WIDTH-1:0] gnext,bnext,bin;
integer i;
always @(posedge clk or negedge rst_n)
if(!rst_n)
gray<=0;
else
gray<=gnext;
always @(gray) begin
for(i=0;i<4;i=i+1)
  bin=^(gray>>i);
  bnext=bin+1;
  gnext=(bnext>>1)^bnext;
    end
endmodule

高手指点下，为什么会出现下面的情况啊？我用quartusII6.0.
Error (10170): Verilog HDL syntax error at Gray_ji_shu_qi.v(1) near text "'d";  expecting "module", or "macromodule", or "primitive", or "(*", or "config", or "include", or "library"

hpiclab

please check "begin... end"

fghi166

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niulinux

define 比parameter好吗？