verilog输入

faddist · 发表于 2011-6-13 12:25:52

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module mux(d_in0,d_in1,d_in2,d_in3,d_in4,d_in5,d_in6,d_in7）诸如这些输入很多时，能不能用module mux(d_in0,...,d_in7)来代替？

还有case（state）

   5‘b00000：
   5’b00001：
   .............:
................:这些状态也很多时，是不是每项都要列出来？
求解答，大侠们，谢谢了

faddist · 发表于 2011-6-13 12:38:39

回复 2# sdwsh
现在手头上没有，斑竹帮忙说一哈，谢谢了

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