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数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 0|主题: 31112|排名: 7

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各位前辈，把我也算上吧！	dairlom 2003-11-1	15729	bravelu 2003-11-2 11:23
报名！	yunyt 2003-11-1	02065	yunyt 2003-11-1 20:18
[求助]SCAN信号时间问题	goodhope 2003-10-31	22999	老扁 2003-11-1 16:35
[求助]vhdl中的component怎么改写成verilog模块？	jiqing 2003-10-30	44623	goodhope 2003-11-1 12:12
同步fifo和异步fifo的区别 (无内容)	yn800323 2003-10-31	12299	cnspy 2003-11-1 09:56
我在UC里建了一个“ASIC工作室”。作为实时讨论，有人想试试吗？	cnspy 2003-11-1	02362	cnspy 2003-11-1 09:32
还是用cpld实现类似74LS74的逻辑关系的问题 ...2	fanqiongjian 2003-10-31	125025	fanqiongjian 2003-10-31 22:23
怎么样加入联盟呢？ (无内容)	yaoyaohu 2003-10-31	13422	bravelu 2003-10-31 20:29
[求助]	zhzero 2003-10-31	62640	bravelu 2003-10-31 19:22
yybinliu	yybinliu 2003-10-31	12464	bravelu 2003-10-31 19:08
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坛主：能不能帮我看看	yn800323 2003-10-31	12179	yn800323 2003-10-31 18:05
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搭个末班车，报名，wsad1@sohu.com (无内容)	greenpine 2003-10-31	02585	greenpine 2003-10-31 11:06
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请教一下关于“signal is assigned but never uese”问题	zhuoyue 2003-10-30	65146	洋洋 2003-10-31 10:34
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我也报名 xiewengang@163.net (无内容)	xiewg 2003-10-29	02568	xiewg 2003-10-29 14:11
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